1958年，第一個(gè)集成電路觸發(fā)器是在德州儀器由兩個(gè)晶體管構建而成。而今天的芯片包含超過(guò)10億個(gè)晶體管，這種增長(cháng)的規模來(lái)自于晶體管的不斷縮小以及硅制造工藝的改進(jìn)。
歷史
真空管的發(fā)明是電子工業(yè)發(fā)展的重要動(dòng)力。但是，在第二次世界大戰之后，由于需要大量的分立元件，設備的復雜性和功耗顯著(zhù)增加，而設備的性能卻不斷下降，其中一個(gè)例子是波音B-29，在戰爭期間將由300~1000個(gè)真空管組成。每個(gè)附加組件會(huì )降低系統可靠性并增加故障排除時(shí)間。
1947年出現了一個(gè)重大突破，它來(lái)自于貝爾實(shí)驗室的John Baden，William Shockley和Watter Brattain，他們揭幕了鍺晶體管的第一個(gè)功能點(diǎn)。1950年，Shockley開(kāi)發(fā)了第一個(gè)雙極結晶體管（BJT）。與真空管相比，晶體管更可靠，功效高，尺寸更小。
晶體管是可以被看作電控開(kāi)關(guān)的3端子器件。其中一個(gè)終端充當控制終端。理想情況下，如果將電流施加到控制端，則該裝置將充當兩個(gè)端子之間的閉合開(kāi)關(guān)，否則其作為開(kāi)路開(kāi)關(guān)。1958年，德州儀器的杰克·基爾比（Jack Kilby）建立了第一個(gè)集成電路，由兩個(gè)雙極晶體管組成，該晶體管連接在單片硅片上，從而啟動(dòng)了“硅時(shí)代”。
早期IC使用雙極結晶體管。由于有更多的靜態(tài)功耗，BJT的這一缺點(diǎn)是個(gè)問(wèn)題。這意味著(zhù)即使在電路沒(méi)有切換的情況下也會(huì )產(chǎn)生電流。這限制了可以集成到單個(gè)硅芯片中的晶體管的最大數量。
在1963年，飛兆半導體的Frank Wanlass和CTSah公布了第一個(gè)邏輯門(mén)，其中n溝道和p溝道晶體管用于互補對稱(chēng)電路配置。這就是今天所謂的CMOS。它吸收了幾乎零靜態(tài)功耗。
早期IC使用NMOS技術(shù)，因為與CMOS技術(shù)相比，NMOS工藝相當簡(jiǎn)單，成本更低，并且可以將更多的器件封裝到單個(gè)芯片中。英特爾在1971年發(fā)布了首款采用該工藝的微處理器。
關(guān)于NMOS與CMOS晶體管的靜態(tài)功耗，在1980年代成為一個(gè)嚴重的問(wèn)題，因為數千個(gè)晶體管集成到單個(gè)芯片中，由于低功耗，可靠的性能和高速度的特點(diǎn)，CMOS技術(shù)很快就替代了幾乎所有數字應用的NMOS和雙極技術(shù)。
在接下來(lái)的幾年中，CMOS擴展和處理技術(shù)的改進(jìn)使得電路速度不斷提高，以及芯片的封裝密度和基于微電子產(chǎn)品的性能與成本比的進(jìn)一步改進(jìn)。
在這里，我們會(huì )討論Bulk-Si CMOS技術(shù)，以及相關(guān)的解決方案。我們還討論晶體管材料的物理尺寸限制，以及高級技術(shù)節點(diǎn)中使用的新材料。如今，由于32nm技術(shù)節點(diǎn)之下遇到的各種限制，業(yè)界正在計劃從晶體管技術(shù)的使用轉向新的器件結構：SOI和FinFET替代了平面bulk體硅晶體管。
MOSFET器件概述
在這里，我們首先討論CMOS的核心單元，即MOSFET或簡(jiǎn)單MOS的基本結構、操作和重要的術(shù)語(yǔ)。第一個(gè)成功的MOS晶體管使用柵極材料的金屬，用于絕緣體的SiO2和用于襯底的半導體。因此，該器件被命名為MOS晶體管。場(chǎng)效應晶體管（FET）的柵極通過(guò)晶體管導通和關(guān)斷，其中電場(chǎng)通過(guò)柵極氧化物。
1、MOS結構
根據傳導通道的類(lèi)型，MOS主要分為兩種結構：n溝道和p溝道MOS。在這里，我們將僅概述NMOS晶體管，因為兩個(gè)晶體管本質(zhì)上是互補的。
MOS晶體管是具有漏極、源極、柵極和襯底的4端子器件。圖1顯示了NMOS的3維結構。NMOS晶體管形成在p型硅襯底（也稱(chēng)為本體）上。在器件的頂部中心部分，形成一個(gè)低電阻率的電極，它通過(guò)一個(gè)絕緣體與本體分開(kāi)。通常，使用n型或p型重摻雜的多硅作為柵極材料。這里，使用二氧化硅（SiO 2或簡(jiǎn)單的氧化物）作為絕緣體。通過(guò)將供體雜質(zhì)植入基板的兩側，形成源極和漏極。在圖1中，這些區域由n +表示，表示供體雜質(zhì)的重摻雜。這種重摻雜導致這些區域的低電阻率。
如果兩個(gè)n +區被偏置在不同的電位，則處于較低電位的n +區將作為源，而另一個(gè)將作為漏極。因此，漏極和源極端子可以根據施加到它們的電位進(jìn)行互換。源極和漏極之間的區域稱(chēng)為具有寬度-W和長(cháng)度-L的溝道，其在決定MOS晶體管的特性中起重要作用。
圖1. NMOS晶體管的結構
2、為什么選擇多晶硅作為柵極材料？
在半導體工業(yè)的早期，金屬鋁通常被用作MOS的首選柵極材料。但是后來(lái)，多晶硅被選為柵極材料。這主要出于兩方面的考慮，如下所述。
早期的MOS制造過(guò)程始于源和漏區域的定義和摻雜。然后，使用限定稍后形成鋁金屬柵極的柵極氧化物區域的柵極掩模。
這種制造工藝的主要缺點(diǎn)之一是：如果柵極掩模未對準，則其產(chǎn)生寄生重疊輸入電容C gd和C gs，如圖-2（a）所示。電容C gd因為反饋電容而更為有害。作為銑刀電容的結果，晶體管的切換速度降低。
柵極掩模的未對準的一個(gè)解決方案是所謂的“自對準柵極工藝”。該過(guò)程開(kāi)始于柵極區域的產(chǎn)生，隨后使用離子注入產(chǎn)生漏極和源極區域。柵極下的薄柵極氧化物用作掩模，用于防止在柵極區（通道）下進(jìn)一步摻雜的摻雜工藝。因此，該過(guò)程使得柵極相對于源極和漏極自對準。其結果是，源和漏極不延伸到柵極下。從而減少C gd和C gs，如圖2（b）所示。
圖2.（a）Cgd - Cgs寄生間接反應，（b）由于自對準過(guò)程而減少Cgd和Cgs
漏極和源極的摻雜過(guò)程需要非常高的溫度退火方法（> 8000 * C）。如果使用鋁作為柵極材料，它將在如此高的溫度下熔化。這是因為Al的熔點(diǎn)約為660℃。但是，如果使用多晶硅作為柵極材料，則其不會(huì )熔化。因此，可以利用多晶硅柵極進(jìn)行自對準工藝。雖然在A(yíng)l柵極下，這是不可能的，這導致高C gd和C gs。未摻雜的多晶硅具有非常高的電阻率，約為10 8歐姆/厘米。因此，以減少其電阻的方式摻雜多晶硅。
選擇多晶硅的另一個(gè)原因是MOS晶體管的閾值電壓與柵極和溝道之間的功函數差異相關(guān)。此前，當工作電壓在3-5伏范圍內時(shí)，使用金屬柵極。但是，隨著(zhù)晶體管的縮小，這確保了器件的工作電壓也降低了。具有這種高閾值電壓的晶體管在這種條件下變得不可操作。使用金屬作為柵極材料導致與多晶硅相比高的閾值電壓，因為多晶硅將具有與體Si溝道相同或相似的組成。此外，由于多晶硅是半導體，因此其功函數可以通過(guò)調整摻雜水平進(jìn)行調制。
3、MOS工作原理
對于MOS晶體管，柵極電壓確定漏極和源極之間的電流是否發(fā)生。當向NMOS的柵極施加足夠正的V gs電壓時(shí)，如圖3所示，在柵極上放置正電荷。這些正電荷將排斥p型襯底的少數載流子，即從襯底的空穴，留下產(chǎn)生耗盡區的負電荷受體離子。如果我們進(jìn)一步增加Vgs，在某種潛在的水平，甚至會(huì )使表面吸引電子。所以，大量的電子被吸引到表面。這種情況稱(chēng)為反轉，因為p型體的表面通常具有大量的孔，但是較新的表面具有大量的電子。
漏極到本體和源極到本體之間保持逆向偏差。在圖3中，源到本體保持零偏差。由于漏極對本體的電位比源至本體電位更積極，因此漏極到體內的反向偏壓較大，導致與源極側相比，漏極區下方的耗盡更深。
當施加到漏極到源極之間的正電位時(shí)，電子從源極流過(guò)導電溝道并被漏極排出。所以，正電流Id從漏極到源極流動(dòng)。
圖3.反相區域中的NMOS晶體管
技術(shù)演進(jìn)
對電池供電的便攜式小物件的需求日益增加，包括助聽(tīng)器、手機、筆記本電腦等應用在內。這種應用的功耗更低，開(kāi)發(fā)更便宜。對于這種便攜式設備，功率消耗是重要指標，因為電池提供的功率相當有限。不幸的是，電池技術(shù)不能期望每5年將電池存儲容量提高30％以上。這不足以應對便攜式設備中增加的功耗。
1965年，戈登·摩爾（Gordon E. Moore）預測，集成電路中的晶體管數量將會(huì )每?jì)赡攴环◤V為人知的摩爾定律）。通過(guò)使晶體管更小，可以在硅晶片上制造更多的電路，因此電路變得更便宜。通道長(cháng)度的減小可以實(shí)現更快的開(kāi)關(guān)操作，因為電流從漏極流到源極需要更少的時(shí)間。
換句話(huà)說(shuō)，較小的晶體管導致較小的電容。這導致晶體管延遲的減少。由于動(dòng)態(tài)功率與電容成正比，功耗也降低。晶體管尺寸的這種減小稱(chēng)為縮放。每次晶體管都被縮放，我們說(shuō)一個(gè)新的技術(shù)節點(diǎn)被引入。晶體管的最小通道長(cháng)度稱(chēng)為技術(shù)節點(diǎn)。例如，0.18微米，0.13微米，90納米等，每一次微縮，都會(huì )伴隨著(zhù)成本、性能和功耗水平的改善。
小尺寸效應
對于長(cháng)通道器件，通道四邊的“邊緣效應”真的可以忽略不計。對于長(cháng)通道器件，電場(chǎng)線(xiàn)垂直于通道的表面。這些電場(chǎng)由柵極電壓和背柵極電壓控制。但是，對于短通道器件，漏極和源極結構更靠近通道，特別是當通道中的縱向電場(chǎng)進(jìn)入畫(huà)面時(shí)?？v向電場(chǎng)由漏源電壓控制?？v向電場(chǎng)平行于電流流動(dòng)方向。如果通道長(cháng)度不大于源極和漏極耗盡寬度的總和，則該器件稱(chēng)為短溝道器件。
在本節中，我們將討論由于短通道中二維電勢分布和高電場(chǎng)而產(chǎn)生的各種不良影響。
1、載波速度飽和度和移動(dòng)性降級
通道中的電子漂移速度與較低電場(chǎng)值的電場(chǎng)成比例。這些漂移速度往往會(huì )在高電場(chǎng)飽和。這稱(chēng)為速度飽和度。對于短通道器件，縱向電場(chǎng)通常也增加。在這樣的高電場(chǎng)下，發(fā)生影響MOSFET的I-V特性的速度飽和。對于相同的柵極電壓，MOSFET的飽和模式在較低的漏 - 源電壓值和飽和電流降低的情況下實(shí)現。
由于較高的垂直電場(chǎng)，通道的載流子離開(kāi)氧化物界面。這導致載流子遷移率的降低和漏極電流的降低。
2、漏極感應障礙降低
另一個(gè)短通道效應稱(chēng)為DIBL，其指的是在較高漏極電壓下閾值電壓的降低。如果柵極電壓不足以反轉表面（即柵極電壓<>
但是，對于短通道器件，這種勢壘由V gs和V ds兩者來(lái)控制。如果該漏極電壓增加，則漏極體的耗盡區域的尺寸增大并且在柵極下方延伸。因此，溝道中的勢壘減小導致載流子（電子）在源極和漏極之間流動(dòng)，即使在Vgs低于Vt的情況下也是如此。
漏極降低溝道勢壘并降低閾值電壓的概念稱(chēng)為DIBL。通道長(cháng)度的閾值電壓降低稱(chēng)為V t（roll-off）。在這種條件下流動(dòng)的電流稱(chēng)為亞閾值電流（截止電流）。即使在飽和模式下，DIBL也會(huì )使漏極電流隨著(zhù)漏極偏置的增加而增加。
3、穿孔
穿透是一個(gè)嚴重的障礙降低的情況。當漏極偏置增加時(shí)，漏極周?chē)暮谋M區可以在兩個(gè)耗盡區域合并的同時(shí)向著(zhù)源極延伸。這種情況稱(chēng)為穿透。
在這種條件下，柵極電壓失去對漏極電流的控制，漏極電流急劇上升。穿通效果隨著(zhù)通道長(cháng)度的減小而增加。由于穿透，無(wú)法關(guān)閉器件，所以器件會(huì )失效，如圖4所示。
圖4. 穿透 - 合并兩個(gè)耗盡區域
4、熱載體效應
對于較小的幾何器件，電場(chǎng)尤其會(huì )在漏極附近增加。結果，電子（載體）獲得了大量的被稱(chēng)為熱載體的能量。
其中一些獲得足夠的能量，這導致在漏極附近碰撞電離，從而產(chǎn)生新的電子 - 空穴對，它會(huì )產(chǎn)生漏 - 體電流（I db）。少量的熱電子可以穿過(guò)氧化物并通過(guò)門(mén)收集。雖然一些熱載體甚至可能損壞氧化物導致器件劣化。
控制短通道效應
我們在上一節中提到，如果通道長(cháng)度與耗盡區相比較小，則短通道效應變得不可容忍。這限制了柵極長(cháng)度可實(shí)現的進(jìn)一步減小。為了限制這些效應，耗盡區寬度應該隨著(zhù)通道長(cháng)度的減小而減小。這可以通過(guò)增加溝道摻雜濃度或增加柵極電容來(lái)實(shí)現。
柵極電容決定了柵極對通道的控制。等式1表示可以通過(guò)縮小柵極氧化物厚度來(lái)增加柵極電容。具有較薄柵極氧化物的器件具有減小的耗盡寬度，因此改善了SCE特性。
C OX = E OX / T OX（方程-1）
這里：
C OX：柵極氧化物電容，
E OX：氧化物電場(chǎng)，
TOX：氧化層厚度
對于過(guò)去25年的英特爾制程節點(diǎn)來(lái)說(shuō)，為了限制SCE，氧化物已經(jīng)按比例大致與通道長(cháng)度成比例。英特爾技術(shù)節點(diǎn)的通道長(cháng)度和氧化物厚度之間的關(guān)系在等式2中給出。
L = 45 XT OX（方程-2）
這里：
L：通道長(cháng)度，
TOX：氧化層厚度
傳統架構創(chuàng )新
1、移動(dòng)助推器：應變硅技術(shù)
納米尺度晶體管的關(guān)鍵縮放問(wèn)題之一是由較大的垂直電場(chǎng)引起的遷移率劣化。有許多方法來(lái)增強晶體管的性能和移動(dòng)性。一種方法是在通道中使用薄鍺膜，因為鍺具有較高的載流子遷移率。另一種方法是通過(guò)在通道中引入機械應變來(lái)使用應變硅。
應變硅技術(shù)涉及使用各種手段物理地拉伸或壓縮硅晶體，這進(jìn)而增加載流子（電子/空穴）遷移率并增強晶體管的性能。例如，當通道被壓縮應力時(shí)，可以增加PMOS的空穴遷移率。
為了在硅溝道中產(chǎn)生壓縮應變，通過(guò)外延生長(cháng)將源極和漏極區域填充Si-Ge膜。Si-Ge通常包含20％的鍺和80％的硅混合物。
Si和Ge原子的數量等于原始的Si原子。鍺原子大于硅原子。所以當一個(gè)力量被創(chuàng )建時(shí)，它會(huì )推動(dòng)通道并提高空穴流動(dòng)性。提高半導體的遷移率提高了驅動(dòng)電流和晶體管速度。
MOS晶體管的應變硅技術(shù)在2003年首次用于90nm工藝技術(shù)。在該技術(shù)節點(diǎn)中，用于PMOS晶體管的Si-Ge源極漏極結構在通道中引起壓縮應變，將電流提高25％。雖然通過(guò)在晶體管周?chē)砑痈邞i 3 N 4覆蓋層來(lái)引入NMOS應變，但是將電流提高了10％。
2、高K電介質(zhì)減少漏電
SiO 2電介質(zhì)的厚度應與其通道長(cháng)度成正比。65nm節點(diǎn)需要約2.3nm的有效氧化物厚度（EOT）（實(shí)際1.6nm）。但是，如果氧化物厚度進(jìn)一步降低到這一點(diǎn)以下，則載流子現象的直接隧穿將占主導地位，柵極泄漏增加到不可接受的極限。因此，氧化物的厚度限制約為1.6nm，這是通過(guò)柵極至溝道隧道泄漏（也稱(chēng)為量子力學(xué)隧道）設置的。
如果我們看等式1，唯一選擇是選擇具有高介電常數（K）的介電材料，以增加氧化物電容。由于可以使用更厚的電介質(zhì)層，所以得到高的柵氧化物電容。較厚的層導致更少的載流子隧道。SiO 2的介電常數為3.9。
柵極氧化物在2007年實(shí)現了突破，鉿（HfO 2）基于高K電介質(zhì)材料，首先由英特爾在其45nm大容量制造工藝中引入。鉿材料的介電常數約為25，比SiO 2高6倍。
圖5. a）PMOS：?jiǎn)屋S壓縮應變； b）NMOS：?jiǎn)屋S拉伸應變
EOT由等式3給出。等式3意味著(zhù)6nm厚的HfO 2提供約1nm的EOT。
EOT =（3.9 XT OX）/ K（式-3）
這里：
EOT：有效氧化物厚度，
Tox：氧化層厚度，
K：材料的介電常數
3、金屬柵極應對多元消耗
在多晶硅和柵極氧化物的界面處形成耗盡區，隨著(zhù)器件繼續縮小，該多晶硅耗盡變大，并且相當于氧化物厚度的較大部分將限制柵極氧化物電容。多元消耗的負面影響是由于反型層電荷密度的降低和器件性能的降低。因此，除了柵極氧化物厚度外，還需要將多晶硅的耗盡層厚度最小化。
此外，由于諸如閾值電壓鎖定和光子散射的影響，多柵極也可能與高K電介質(zhì)不兼容，這使得難以獲得低閾值電壓并降低通道的遷移率。
消除多余效應的一個(gè)解決方案是使用金屬柵極而不是多晶硅柵極。金屬柵極不僅消除了多元消耗效應，還能使用高K電介質(zhì)。
英特爾首先將高K電介質(zhì)和金屬柵極技術(shù)引入了45nm節點(diǎn)。不同的金屬用于NMOS和PMOS，因為NMOS和PMOS需要不同的功能。
晶體管工藝流程從高K電介質(zhì)和虛擬多晶硅的沉積開(kāi)始。在高溫退火工藝之后，沉積和拋光內層電介質(zhì)以暴露多晶硅。然后，去除虛設的多晶硅。最后，PMOS和NMOS工作功能金屬沉積在柵極溝槽中。
創(chuàng )新結構
對于傳統的MOS結構，隨著(zhù)溝道長(cháng)度的縮小，柵極不能完全控制通道，這是不希望看到的。其影響之一是從漏極到源極引起更多的亞閾值泄漏，這從功耗角度來(lái)看不是很好。
在常規MOS中，柵極不能控制遠離其的泄漏路徑?？梢允褂迷试S將晶體管縮放超過(guò)常規MOS縮放極限的各種MOS結構來(lái)改進(jìn)。
下面，我們將討論兩種新的MOS結構，即SOI和FinFET。采用這兩種結構的主要目標是最大限度地提高柵極至溝道的電容，并最大限度地減小漏極間溝道電容。
1、絕緣體上硅（SOI）
傳統MOS結構和SOI MOS結構的主要區別在于：SOI器件具有掩埋氧化層，其將基體與襯底隔離。如圖7所示，SOI晶體管是一個(gè)平面結構。
SOI MOS的制造工藝與起始硅晶片之外的體MOS（傳統MOS）工藝相似。SOI晶片有三層：1. 硅的薄表面層（形成晶體管）；2.絕緣材料的下層；3.支撐或“處理”硅晶片。
圖6. SOI晶圓
掩埋氧化層的基本思想是減少寄生結電容。寄生電容越小，晶體管工作越快。由于BOX層，不存在遠離柵極的泄漏路徑，這會(huì )導致更低的功耗。
通常，SOI器件被分類(lèi)為部分耗盡（PD）SOI和全耗盡（FD）SOI。與PD-SOI相比，FD-SOI具有非常薄的體結構，因此在運行期間完全耗盡。FD-SOI也稱(chēng)為超薄體SOI。對于PD-SOI，本體為50nm~90nm厚。而對于FD-SOI來(lái)說(shuō)，本體厚約5nm~20nm。
圖7. SOI FET的結構
SOI器件的優(yōu)點(diǎn)：
由于氧化物層隔離，漏/源寄生電容減小。因此，與體CMOS相比，器件的延遲和動(dòng)態(tài)功耗更低。
由于氧化物層，與體CMOS相比，閾值電壓較不依賴(lài)于背柵極偏置。這使得SOI器件更適合于低功率應用。
SOI器件的次閾值特性更好，漏電流較小。
SOI器件沒(méi)有閂鎖問(wèn)題。
SOI器件的缺點(diǎn)：
PD-SOI器件的缺點(diǎn)之一是它們具有歷史效應。在PD-SOI中，隨著(zhù)身體變厚，浮體是明顯的。因此，體電壓取決于器件的先前狀態(tài)。這種浮體電壓可以改變器件的閾值電壓。這可能導致兩個(gè)相同晶體管之間的顯著(zhù)失配。
SOI器件的另一個(gè)問(wèn)題是自熱。在SOI器件中，有源薄體在氧化硅上，這是絕熱材料。在操作期間，有源區域消耗的功率不能輕易消散。結果，薄體的溫度升高，這降低了器件的遷移率和電流。
FD-SOI的挑戰之一是制造薄體SOI晶片困難。
2、FinFET
前臺積電首席技術(shù)官和伯克利公司的前任教授胡正明及其團隊于1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FD SOI）。這兩種結構的主要結構都是薄體，因此柵極電容更接近整個(gè)通道，本體很薄，大約在10nm以下。所以沒(méi)有離柵極很遠的泄漏路徑。柵極可有效控制泄漏。
他們提出的FinFET的基本結構是由多個(gè)通道控制的通道。雙柵極結構之一如圖8所示。
圖8.雙柵極結構
現代FinFET是三維結構，如圖9所示，也稱(chēng)為三柵晶體管。FinFET可以在體硅或SOI晶片上實(shí)現。該FinFET結構由襯底上的硅體?。ù怪保┏崞M成。該通道圍繞通道提供了良好的通道三面控制。這種結構稱(chēng)為FinFET，因為它的Si體類(lèi)似于魚(yú)的后鰭。
圖9. Fin-FET結構
在bulk-MOS（平面結構MOS）中，通道是水平的。在FinFET通道中，它是垂直的。所以對于FinFET，通道的高度（Fin）決定了器件的寬度。通道的完美寬度由等式4給出。
通道寬度= 2 X翅片高度+翅片寬度（公式-4）
（來(lái)源：Synopsys）
可以通過(guò)增加通道的寬度，即通過(guò)增加鰭的高度來(lái)增加FinFET的驅動(dòng)電流。還可以通過(guò)構建如圖10所示的、連接在一起的并聯(lián)多個(gè)鰭來(lái)增加器件驅動(dòng)電流。這意味著(zhù)對于FinFET來(lái)說(shuō)，通道寬度不是任意的，因為它總是鰭片高度的倍數。因此，器件的有效寬度被量化。在平面結構中，通過(guò)改變通道寬度可以自由選擇器件的驅動(dòng)強度。
圖10.多鰭FinFET結構
在常規MOS中，摻雜被插入通道中，減少各種SCE并確保高V th。在FinFET中，柵極結構被纏繞在通道周?chē)⑶抑黧w是薄的，從而提供更好的SCE，因此通道摻雜是可選的。這意味著(zhù)FinFET受摻雜劑誘導的變化的影響較小。低通道摻雜還確保通道內載體的更好的移動(dòng)性。因此，性能更高。在這里注意到的一點(diǎn)是，FinFET和SOI技術(shù)都將Body Thickness作為新的縮放參數。
FinFET技術(shù)提供了超過(guò)體CMOS的許多優(yōu)點(diǎn)，例如給定晶體管占空比的更高的驅動(dòng)電流，更高的速度，更低的泄漏，更低的功耗，無(wú)隨機的摻雜劑波動(dòng)，因此晶體管的移動(dòng)性和尺寸更好，超過(guò)28nm。
SOI與FINFET對比
由于SOI技術(shù)非常接近平面體硅技術(shù)，對Fab無(wú)需太多投資。因此，現有的bulk技術(shù)庫可以輕松地轉換為SOI庫。SOI對FinFET的另一個(gè)優(yōu)點(diǎn)是具有良好的背柵極偏置選項。通過(guò)在BOX下面創(chuàng )建后門(mén)區域，可以控制V t。這使其適用于低功率應用。
SOI技術(shù)的主要限制是：晶片的成本高于體硅晶片，因為它非常難以控制整個(gè)晶圓上的錫硅膜。SOI推廣的另一個(gè)絆腳石是有限數量的SOI晶圓供應商。英特爾公司稱(chēng)，SOI晶圓占總工藝成本的10％左右。
與SOI相比，FinFET具有更高的驅動(dòng)電流。此外，在FinFET中，應變技術(shù)可用于增加載流子遷移率。
FinFET的缺點(diǎn)之一是其復雜的制造工藝。英特爾公司稱(chēng)，FinFET制造的成本比體硅增長(cháng)2-3％。
圖11. SOI和FinFET的優(yōu)缺點(diǎn)
微電子工業(yè)中的SOI-FINFET：
英特爾于2012年在Ivy-Bridge處理器的22nm節點(diǎn)推出了Trigate FET。提供FinFET技術(shù)的其他代工廠(chǎng)是臺積電、Global Foundries和三星。2014年，臺積電發(fā)布了其首款功能齊全的、基于A(yíng)RM的16nm FinFET技術(shù)的網(wǎng)絡(luò )處理器。
意法半導體于2012年在28nm技術(shù)上發(fā)布了其首款用于移動(dòng)處理器的FD-SOI芯片。提供FD-SOI技術(shù)的廠(chǎng)商是IBM、Global Foundries和三星。另外，AMD的部分處理器，PowerPC微處理器和索尼的PlayStation也采用了SOI技術(shù)。
下一個(gè)是？
FinFET和SOI結構都具有更好的柵極控制和更低的閾值電壓，更少的泄漏。但是，當我們轉向低于10nm節點(diǎn)的低技術(shù)節點(diǎn)時(shí)，再次出現漏電問(wèn)題，這會(huì )導致許多其他問(wèn)題，如閾值平坦化，功率密度增加和散熱。
FinFET結構在熱耗散方面效率較低，因為熱量很容易積聚在翅片上。這些問(wèn)題可能導致一類(lèi)新的設計規則 - Thermal Design，不像其他設計規則，如“可制造性設計”。隨著(zhù)這些器件即將到來(lái)，eInfochips正在與Academia合作，提供潛在的解決方案，包括修改器件結構，用新材料替換現有的硅材料。其中，碳納米管（CNT）FET，具有復合半導體的柵極全能納米線(xiàn)FET或FinFET可能在未來(lái)的技術(shù)節點(diǎn)中被證明是有前景的解決方案。
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