欧美性猛交XXXX免费看蜜桃,成人网18免费韩国,亚洲国产成人精品区综合,欧美日韩一区二区三区高清不卡,亚洲综合一区二区精品久久

隨著(zhù)集成電路輸出開(kāi)關(guān)速度提高以及PCB板密度增加，信號完整性(Signal Integrity) 已經(jīng)成為高速數字PCB設計必須關(guān)心的問(wèn)題之一，元器件和PCB板的參數、元器件在PCB板上的布局、高速信號線(xiàn)的布線(xiàn)等因素，都會(huì )引起信號完整性的問(wèn)題，對于PCB布局來(lái)說(shuō)，信號完整性需要提供不影響信號時(shí)序或電壓的電路板布局，而對電路布線(xiàn)來(lái)說(shuō)，信號完整性則要求提供端接元件、布局策略和布線(xiàn)信息。PCB上信號速度高、端接元件的布局不正確或高速信號的錯誤布線(xiàn)都會(huì )引起信號完整性問(wèn)題，從而可能使系統輸出不正確的數據、電路工作不正常甚至完全不工作，如何在PCB板的設計過(guò)程中充分考慮信號完整性的因素，并采取有效的控制措施，已經(jīng)成為當今PCB設計業(yè)界中的一個(gè)熱門(mén)話(huà)題。

良好的信號完整性，是指信號在需要的時(shí)候能以正確的時(shí)序和電壓電平數值做出響應。反之，當信號不能正常響應時(shí)，就出現了信號完整性問(wèn)題。信號完整性問(wèn)題能導致或直接帶來(lái)信號失真、定時(shí)錯誤、不正確數據、地址和控制線(xiàn)以及系統誤工作，甚至系統崩潰，信號完整性問(wèn)題不是某單一因素導致的，而是板級設計中多種因素共同引起的。IC的開(kāi)關(guān)速度，端接元件的布局不正確或高速信號的錯誤布線(xiàn)都會(huì )引起信號完整性問(wèn)題。主要的信號完整性問(wèn)題包括：延遲、反射、同步切換噪聲、振蕩、地彈、串擾等。

信號完整性是指信號在電路中能以正確的時(shí)序和電壓做出響應的能力，是信號未受到損傷的一種狀態(tài)，它表示信號在信號線(xiàn)上的質(zhì)量。

2.1 延遲(Delay)

延遲是指信號在PCB板的導線(xiàn)上以有限的速度傳輸，信號從發(fā)送端發(fā)出到達接收端，其間存在一個(gè)傳輸延遲。信號的延遲會(huì )對系統的時(shí)序產(chǎn)生影響，傳輸延遲主要取決于導線(xiàn)的長(cháng)度和導線(xiàn)周?chē)橘|(zhì)的介電常數。在高速數字系統中，信號傳輸線(xiàn)長(cháng)度是影響時(shí)鐘脈沖相位差的最直接因素，時(shí)鐘脈沖相位差是指同時(shí)產(chǎn)生的兩個(gè)時(shí)鐘信號，到達接收端的時(shí)間不同步。時(shí)鐘脈沖相位差降低了信號沿到達的可預測性，如果時(shí)鐘脈沖相位差太大，會(huì )在接收端產(chǎn)生錯誤的信號，如圖1所示，傳輸線(xiàn)時(shí)延已經(jīng)成為時(shí)鐘脈沖周期中的重要部分。

2.2 反射(Reflection)

反射就是子傳輸線(xiàn)上的回波。當信號延遲時(shí)間(Delay)遠大于信號跳變時(shí)間(Transition Time)時(shí)，信號線(xiàn)必須當作傳輸線(xiàn)。當傳輸線(xiàn)的特性阻抗與負載阻抗不匹配時(shí)，信號功率(電壓或電流)的一部分傳輸到線(xiàn)上并到達負載處，但是有一部分被反射了。若負載阻抗小于原阻抗，反射為負；反之，反射為正。布線(xiàn)的幾何形狀、不正確的線(xiàn)端接、經(jīng)過(guò)連接器的傳輸及電源平面不連續等因素的變化均會(huì )導致此類(lèi)反射。

2.3 同步切換噪聲(SSN)

當PCB板上的眾多數字信號同步進(jìn)行切換時(shí)(如CPU的數據總線(xiàn)、地址總線(xiàn)等)，由于電源線(xiàn)和地線(xiàn)上存在阻抗，會(huì )產(chǎn)生同步切換噪聲，在地線(xiàn)上還會(huì )出現地平面反彈噪聲(地彈)。SSN和地彈的強度也取決于集成電路的I/O特性、PCB板電源層和平面層的阻抗以及高速器件在PCB板上的布局和布線(xiàn)方式。

2.4 串擾(Crosstalk)

串擾是兩條信號線(xiàn)之間的耦合，信號線(xiàn)之間的互感和互容引起線(xiàn)上的噪聲。容性耦合引發(fā)耦合電流，而感性耦合引發(fā)耦合電壓。串擾噪聲源于信號線(xiàn)網(wǎng)之間、信號系統和電源分布系統之間、過(guò)孔之間的電磁耦合。串繞有可能引起假時(shí)鐘，間歇性數據錯誤等，對鄰近信號的傳輸質(zhì)量造成影響。實(shí)際上，我們并不需要完全消除串繞，只要將其控制在系統所能承受的范圍之內就達到目的。PCB板層的參數、信號線(xiàn)間距、驅動(dòng)端和接收端的電氣特性、基線(xiàn)端接方式對串擾都有一定的影響。

2.5 過(guò)沖(Overshoot)和下沖(Undershoot)

過(guò)沖就是第一個(gè)峰值或谷值超過(guò)設定電壓，對于上升沿，是指最高電壓，對于下降沿是指最低電壓。下沖是指下一個(gè)谷值或峰值超過(guò)設定電壓。過(guò)分的過(guò)沖能夠引起保護二極管工作，導致其過(guò)早的失效。過(guò)分的下沖能夠引起假的時(shí)鐘或數據錯誤(誤操作)。

2.6 振蕩(Ringing)和環(huán)繞振蕩(Rounding)

振蕩現象是反復出現過(guò)沖和下沖。信號的振蕩即由線(xiàn)上過(guò)渡的電感和電容引起的振蕩，屬于欠阻尼狀態(tài)，而環(huán)繞振蕩，屬于過(guò)阻尼狀態(tài)。振蕩和環(huán)繞振蕩同反射一樣也是由多種因素引起的，振蕩可以通過(guò)適當的端接予以減小，但是不可能完全消除。

2.7 地電平反彈噪聲和回流噪聲

在電路中有較大的電流涌動(dòng)時(shí)會(huì )引起地平面反彈噪聲，如大量芯片的輸出同時(shí)開(kāi)啟時(shí)，將有一個(gè)較大的瞬態(tài)電流在芯片與板的電源平面流過(guò)，芯片封裝與電源平面的電感和電阻會(huì )引發(fā)電源噪聲，這樣會(huì )在真正的地平面(O V)上產(chǎn)生電壓的波動(dòng)和變化，這個(gè)噪聲會(huì )影響其他元件的動(dòng)作。負載電容的增大、負載電阻的減小、地電感的增大、同時(shí)開(kāi)關(guān)器件數目的增加均會(huì )導致地彈的增大。

由于地電平面(包括電源和地)分割，例如地層被分割為數字地、模擬地、屏蔽地等，當數字信號走到模擬地線(xiàn)區域時(shí)，就會(huì )生成地平面回流噪聲。同樣，電源層也可能會(huì )被分割為2.5 V，3.3 V，5 V等。所以在多電壓PCB設計中，對地電平面的反彈噪聲和回流噪聲需要特別注意。

信號完整性問(wèn)題不是由某一單一因素引起的，而是板級設計中多種因素共同引起的，主要的信號完整性問(wèn)題包括反射、振鈴、地彈、串擾等，下面主要介紹串擾和反射的解決方法。

3.1 串擾分析

串擾是指當信號在傳輸線(xiàn)上傳播時(shí)，因電磁耦合對相鄰的傳輸線(xiàn)產(chǎn)生不期望的電壓噪聲干擾。過(guò)大的串擾可能引起電路的誤觸發(fā)，導致系統無(wú)法正常工作。

由于串擾大小與線(xiàn)間距成反比，與線(xiàn)平行長(cháng)度成正比。串擾隨電路負載的變化而變化，對于相同拓撲結構和布線(xiàn)情況，負載越大，串擾越大。串擾與信號頻率成正比，在數字電路中，信號的邊沿變化對串擾的影響最大，邊沿變化越快，串擾越大。針對以上這些串擾的特性，可以歸納為以下幾種減小串擾的方法：

(1) 在可能的情況下降低信號沿的變換速率

通過(guò)在器件選型的時(shí)候，在滿(mǎn)足設計規范的同時(shí)應盡量選擇慢速的器件，并且避免不同種類(lèi)的信號混合使用，因為快速變換的信號對慢變換的信號有潛在的串擾危險。

(2) 容性耦合和感性耦合產(chǎn)生的串擾隨受干擾線(xiàn)路負載阻抗的增大而增大，所以減小負載可以減小耦合干擾的影響。

(3) 在布線(xiàn)條件許可的情況下，盡量減小相鄰傳輸線(xiàn)間的平行長(cháng)度或者增大可能發(fā)生容性耦合導線(xiàn)之間的距離，如采用3W原則(走線(xiàn)間距離間隔必須是單一走線(xiàn)寬度的3倍或兩個(gè)走線(xiàn)間的距離間隔必須大于單一走線(xiàn)寬度的2倍)。更有效的做法是在導線(xiàn)間用地線(xiàn)隔離。

(4) 在相鄰的信號線(xiàn)間插入一根地線(xiàn)也可以有效減小容性串擾，這根地線(xiàn)需要每1/4波長(cháng)就接入地層。

(5) 感性耦合較難抑制，要盡量降低回路數量，減小回路面積，信號回路避免共用同一段導線(xiàn)。

(6)相鄰兩層的信號層走線(xiàn)應垂直，盡量避免平行走線(xiàn)，減少層間的串擾。

(7) 表層只有一個(gè)參考層面，表層布線(xiàn)的耦合比中間層要強，因此，對串擾比較敏感的信號盡量布在內層。

(8)通過(guò)端接，使傳輸線(xiàn)的遠端和近端、終端阻抗與傳輸線(xiàn)匹配，可大大減少串擾和反射干擾。

3.2 反射分析

當信號在傳輸線(xiàn)上傳播時(shí)，只要遇到了阻抗變化，就會(huì )發(fā)生反射，解決反射問(wèn)題的主要方法是進(jìn)行終端阻抗匹配。

3.2.1 典型的傳輸線(xiàn)端接策略

在高速數字系統中，傳輸線(xiàn)上阻抗不匹配會(huì )引起信號反射，減少和消除反射的方法是根據傳輸線(xiàn)的特性阻抗在其發(fā)送端或接收端進(jìn)行終端阻抗匹配，從而使源反射系數或負載反射系數為O。傳輸線(xiàn)的長(cháng)度符合下列的條件應使用端接技術(shù)：L>tr/2tpd。式中，L為傳輸線(xiàn)長(cháng)；tr為源端信號上升時(shí)間；tpd為傳輸線(xiàn)上每單位長(cháng)度的負載傳輸延遲。

傳輸線(xiàn)的端接通常采用2種策略：使負載阻抗與傳輸線(xiàn)阻抗匹配，即并行端接；使源阻抗與傳輸線(xiàn)阻抗匹配，即串行端接。

(1) 并行端接

并行端接主要是在盡量靠近負載端的位置接上拉或下拉阻抗，以實(shí)現終端的阻抗匹配，根據不同的應用環(huán)境，并行端接又可以分為如圖2所示的幾種類(lèi)型。

(2) 串行端接

串行端接是通過(guò)在盡量靠近源端的位置串行插入一個(gè)電阻到傳輸線(xiàn)中來(lái)實(shí)現，串行端接是匹配信號源的阻抗，所插入的串行電阻阻值加上驅動(dòng)源的輸出阻抗應大于等于傳輸線(xiàn)阻抗。這種策略通過(guò)使源端反射系數為零，從而抑制從負載反射回來(lái)的信號(負載端輸入高阻，不吸收能量)再從源端反射回負載端。

3.2.2 不同工藝器件的端接技術(shù)

阻抗匹配與端接技術(shù)方案隨著(zhù)互聯(lián)長(cháng)度、電路中邏輯器件系列的不同，也會(huì )有所不同。只有針對具體情況，使用正確、適當的端接方法才能有效地減少信號反射。一般來(lái)說(shuō)，對于一個(gè)CMOS工藝的驅動(dòng)源，其輸出阻抗值較穩定且接近傳輸線(xiàn)的阻抗值，因此對于CMOS器件使用串行端接技術(shù)就會(huì )獲得較好的效果；而TTL工藝的驅動(dòng)源在輸出邏輯高電平和低電平時(shí)其輸出阻抗有所不同，這時(shí)，使用并行戴維寧端接方案則是一個(gè)較好的策略；ECL器件一般都具有很低的輸出阻抗，因此，在ECL電路的接收端使用一下拉端接電阻來(lái)吸收能量則是ECL電路的通用端接技術(shù)。當然上述方法也不是絕對的，具體電路上的差別、網(wǎng)絡(luò )拓撲結構的選取、接收端的負載數量都是可以影響端接策略的因素，因此在高速電路中實(shí)施電路的端接方案時(shí)，需要根據具體情況來(lái)選取合適的端接方案，以獲得最佳的端接效果。

合理進(jìn)行電路建模仿真是最常見(jiàn)的信號完整性解決方法，在高速電路設計中，仿真分析越來(lái)越顯示出優(yōu)越性。它給設計者以準確、直觀(guān)的設計結果，便于及早發(fā)現問(wèn)題，及時(shí)修改，從而縮短設計時(shí)間，降低設計成本。常用的有3 種：SPICE模型，IBIS模型，Verilog-A模型。

SPICE是一種功能強大的通用模擬電路仿真器。它由兩部分組成：模型方程式(Model Equation)和模型參數(Model Parameters)。由于提供了模型方程式，因而可以把SPICE模型與仿真器的算法非常緊密地連接起來(lái)，可以獲得更好的分析效率和分析結果；IBIS模型是專(zhuān)門(mén)用于PCB板級和系統級的數字信號完整性分析的模型。它采用I/V和V/T表的形式來(lái)描述數字集成電路I/O單元和引腳的特性，IBIS模型的分析精度主要取決于1/V和V/T表的數據點(diǎn)數和數據的精確度，與SPICE模型相比，IBIS模型的計算量很小。

采用異步收發(fā)報機實(shí)例電路來(lái)展示結果。在仿真環(huán)境下設置激勵信號為50 ns，電源設置為5V，其他設置默認，對RTSB網(wǎng)絡(luò )的U3-5腳進(jìn)行仿真，仿真情況如圖3所示：a曲線(xiàn)是端接前的信號波形，可以看到存在嚴重的信號反射；曲線(xiàn)b，c為地端接電阻后的信號波形，端接電阻值不同；d曲線(xiàn)為戴維南端接后的信號波形，從圖中可以看出端接電阻可以基本消除反射，缺點(diǎn)是端接電阻到地使地高電平電壓下降，端接電阻到電源使電源低電平升高。

基于微電子技術(shù)的不斷發(fā)展，高速器件的使用和高速數字系統設計越來(lái)越多，系統數據速率、時(shí)鐘速率和電路密集度都在不斷增加，對PCB板的設計要求也越來(lái)越高，特別是信號完整性問(wèn)題。要保證PCB具有良好的信號完整性就必須綜合多種影響因素，合理布局、布線(xiàn)，從而提高產(chǎn)品性能。