嵌入式系統設計師考試筆記之電子電路設計基礎
歐浩源（ohy3686@qq.com） 20080930
一、引言
在嵌入式系統的硬件設計中，嵌入式微處理器和外圍設備接口技術(shù)是兩個(gè)最為核心的部分，然而支撐這個(gè)兩個(gè)部分的基礎確實(shí)電子電路的基本技術(shù)。任何一個(gè)嵌入式系統的設計都離不開(kāi)電子電路的設計。作為嵌入式系統設計師的考試，對這方面的考查或多或少有幾題，但在整個(gè)考試題目中所占的比例不多。過(guò)去的兩分考題中，06年考了4題，07年沒(méi)有考查相關(guān)題目。這不能說(shuō)明以后的考試就不會(huì )考查這方面的知識，畢竟這個(gè)部分是一個(gè)不可缺少的基礎。同時(shí)，在嵌入式的一些基礎知識題目的解題中，也需要一定電子電路設計的基礎知識。電子電路設計的基礎知識可以寫(xiě)成幾本書(shū)，但是不要害怕。正是如此，考試考查的只可能是重要概念、基礎知識和基本技能。過(guò)去的真題也驗證了這一點(diǎn)，考查的都是電子電路設計的基本步驟，一些基本概念、布線(xiàn)布局的基本原則以及抗干擾的一些基本措施。想當年，我也是這樣賭一把，把教程上的基本東西梳理清楚，感覺(jué)可以應用考試的題目。當然這是一種偷懶的做法，如果您有時(shí)間和精力，完全把握這方面的內容是件好事情。
二、復習筆記
1、電路設計原理
（1）電路板設計主要分為3個(gè)步驟：設計電路原理圖、生成網(wǎng)絡(luò )表、設計印制電路版。
（2）網(wǎng)絡(luò )表是電路原理設計和印制電路板設計中的一個(gè)橋梁，它是設計工具軟件自動(dòng)布線(xiàn)的靈魂。
（3）網(wǎng)絡(luò )表的格式包括2部分：元器件聲明和網(wǎng)絡(luò )定義。（缺少任一部分都有可能在布線(xiàn)的時(shí)候出錯）
（4）電路原理圖設計不僅是整個(gè)電路設計的第一步，也是電路設計的基礎。包括以下的一些具體步驟：
A、建立元器件庫中沒(méi)有的庫元件。
B、設置圖紙屬性。
C、放置元件。
D、原理圖布線(xiàn)。
E、檢查與校對。
F、電路分析與仿真。
G、生成網(wǎng)絡(luò )表。
H、保存與輸出。
2、PCB電路設計
（1）PCB設計是電子產(chǎn)品物理結構設計的一部分，它的主要任務(wù)是根據電路的原理和所需元件的封裝形式進(jìn)行物理結構的布局和布線(xiàn)。
（2）PCB設計包括下面一些具體步驟：
A、建立封裝庫中沒(méi)有的封裝。
B、規劃電路板。
C、載入網(wǎng)絡(luò )表和元件封裝。
D、布置元件封裝。
E、布線(xiàn)。
F、設計規則檢查。
G、PCB仿真分析。
H、存檔輸出。
3、多層PCB設計的注意事項
（1）高頻信號線(xiàn)一定要短，不可以有尖角（90度直角），兩根線(xiàn)之間的距離不宜平行、過(guò)近，否則可能會(huì )產(chǎn)生寄生電容。
（2）如果是兩面板，一面的線(xiàn)布成橫線(xiàn)，一面的線(xiàn)布成豎線(xiàn)，盡量不要布成斜線(xiàn)。
（3）一般來(lái)說(shuō)，線(xiàn)寬一般為
（4）單面板的生產(chǎn)工藝都很差，因此，單面板的焊盤(pán)盡量做得大一些，線(xiàn)要盡量粗一些。
（5）銅膜線(xiàn)的地線(xiàn)應該在電路板的周邊，同時(shí)將電路上可以利用的空間全部使用銅箔做地線(xiàn)，增強屏蔽能力，并且防止寄生電容。
（6）電路圖上的地線(xiàn)表示電路中的零電位，并用作電路中其他各點(diǎn)的公共參考點(diǎn)，在實(shí)際電路中由于地線(xiàn)阻抗的存在，必然會(huì )帶來(lái)共阻干擾，因此，在布線(xiàn)是，不能將具有地線(xiàn)符號的點(diǎn)隨便連接在一起，這可能引起有害的耦合而影響電路的正常工作。
4、PCB設計中的可靠性知識
（1）地線(xiàn)設計：在電子設備中，接地是控制干擾的重要方法。
A、正確選擇單點(diǎn)接地與多點(diǎn)接地。
a、在低頻電路中（工作頻率小于1MHz），采用一點(diǎn)接地。
b、在高頻電路中（工作頻率大于10MHz），采用就近多點(diǎn)接地。
B、將數字電路與模擬電路分開(kāi)，兩者地線(xiàn)不要相混。分別與電源端地線(xiàn)相連。
C、盡量加粗地線(xiàn)。若地線(xiàn)很細，接地電位則隨電流的變化而變化，如有可能，接地線(xiàn)的寬度應大于
D、將接地線(xiàn)構成環(huán)路，可以明顯提高抗噪聲能力。
（2）電磁兼容性設計
A、選擇合理的導線(xiàn)寬度。
a、瞬變電流在印制線(xiàn)條上所產(chǎn)生的沖擊干擾主要是由印制導線(xiàn)的電感成分造成的。
b、時(shí)鐘引線(xiàn)、行驅動(dòng)器和總線(xiàn)驅動(dòng)器的信號線(xiàn)常常載有大的瞬變電流，導線(xiàn)要盡可能短。
c、對于分立元件，導線(xiàn)寬度載
d、對于集成電路，導線(xiàn)寬度可在
B、采用正確的布線(xiàn)策略：最好采用井字形網(wǎng)狀布線(xiàn)結構。
a、PCB的一面橫向布線(xiàn)，另一面縱向布線(xiàn)，然后在交叉孔處用金屬化孔相連。
b、盡量減少導線(xiàn)的不連續性，例如導線(xiàn)不要突變，拐角應大于90度。
c、盡量避免長(cháng)距離的平行走線(xiàn)，盡可能拉開(kāi)線(xiàn)與線(xiàn)之間的距離。
d、信號線(xiàn)與地線(xiàn)及電源線(xiàn)盡可能不交叉。
e、在一些對干擾十分敏感的信號線(xiàn)之間設置一根地線(xiàn)，可以有效抑制串擾。
C、抑制反射干擾。
（3）去耦電容配置。
配置去耦電容可以抑制因負載變化而產(chǎn)生的噪聲，是印制電路板的可靠性設計的一種常規做法。配置原則如下：
A、 電源輸入端跨接一個(gè)10～100uF的電解電容。
B、 為每個(gè)集成電路芯片配置一個(gè)0.01uF的陶瓷電容。
C、 對于噪聲能力弱、關(guān)斷時(shí)電流變化大的器件和ROM、RAM等存儲型器件，應在芯片的電源線(xiàn)和地線(xiàn)之間直接接入去耦電容。
D、去耦電容的引線(xiàn)不能過(guò)長(cháng)，特別是高頻旁路電容不能帶引線(xiàn)。
（4）PCB的尺寸與器件的布置。
A、相互有關(guān)的元件盡量放得靠近一些。
B、時(shí)鐘發(fā)生器、晶振和CPU的時(shí)鐘輸入端易產(chǎn)生干擾，要相互靠近一些。
C、易產(chǎn)生噪聲的元件、小電流電路、大電流電路等應盡量原理邏輯電路。
（5）散熱設計。
5、電子設計原理
（1）EDA是指以計算機為工作平臺，融合了應用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包。利用EDA工具，電子工程師可以將電子產(chǎn)品的由電路設計、性能分析到IC設計圖或PCB設計圖整個(gè)過(guò)程在計算機上自動(dòng)處理完成。
（2）“自頂向下”的設計方法。
先從系統設計入手，在頂層進(jìn)行功能框圖的劃分和結構設計。在框圖一級進(jìn)行仿真和糾錯，并用硬件描述語(yǔ)言對高層次的系統行為進(jìn)行描述，在系統一級進(jìn)行驗證，然后用綜合優(yōu)化工具生成具體的門(mén)電路網(wǎng)表，其對應的物理實(shí)現級可以是PCB或專(zhuān)用集成電路。
（3）VHDL是一種全方位的硬件描述語(yǔ)言，包括系統行為級、寄存器傳輸級和邏輯門(mén)級多個(gè)設計層次，支持結構、數據流、行為3種描述形式的混合描述。
6、電子電路測試原理與方法
（1）故障檢測：判斷故障是否存在，即只判斷有無(wú)故障。
（2）故障診斷（故障定位）：不僅判斷故障是否存在，而且指出故障位置。
（3）仿真：對設計過(guò)程中得到的電路參數驗證其正確性。
（4）測試：判斷產(chǎn)品是否合格。
（5）可測試設計的3個(gè)方面是：測試生成、測試驗證、測試設計。
（6）JTAG測試接口是IC芯片測試方法的標準。
7、硬件抗干擾測試
（1）形成干擾的3個(gè)基本要素：干擾源、傳播路徑和敏感器件。
（2）干擾的耦合方式：干擾源產(chǎn)生的干擾信號要通過(guò)一定的耦合通道才對系統產(chǎn)生作用。
A、直接耦合：最有效的方式是加入去耦電容。
B、公共阻抗耦合。
C、電容耦合。
D、電磁感應耦合（磁場(chǎng)耦合）。
E、漏電耦合。
（3）抑制干擾源的技術(shù)
盡可能減小干擾源的du/dt和di/dt，這是抗干擾設計中最優(yōu)先考慮和最重要的原則。
A、 主要通過(guò)在干擾源兩端并聯(lián)電容來(lái)實(shí)現減小干擾源的du/dt。
B、 主要通過(guò)在干擾源回路串聯(lián)電感或電阻及增加續流二極管來(lái)實(shí)現di/dt。
（4）切斷干擾傳播路徑的技術(shù)
A、充分考慮電源對嵌入式系統的影響。例如給電源加濾波電路或穩壓器。
B、若微處理器的I/O口接控制電機等噪聲器件，應在I/O和噪聲源之間加隔離。
C、晶振與微處理器的引腳盡量靠近，用地線(xiàn)把時(shí)鐘區隔離起來(lái)，晶振外殼接地并固定。
D、電路板合理分區，如強、弱信號，數字、模擬信號。
E、盡可能將干擾源與敏感元件遠離。
F、用地線(xiàn)把數字區與模擬區隔離。
G、數字地與模擬地要分離，最后再一點(diǎn)接于電源地。
H、微處理器和大功率器件的地線(xiàn)要單獨接地，以減小互相干擾。
I、大功率器件盡可能放在電路板邊緣。
（5）提高敏感元件的抗干擾性能
A、布線(xiàn)時(shí)盡量減少回路環(huán)的面積，以降低感應噪聲。
B、電源線(xiàn)和地線(xiàn)要盡量粗，除減小壓降外，更重要的是降低耦合噪聲。
C、微處理器閑置的I/O口不要懸空，要接地或接電源。
D、其他IC的閑置端在不改變系統邏輯的情況下接地或電源。
E、使用電源監控及看門(mén)狗電路，可大幅度提高整個(gè)電路的抗干擾性能。
F、在滿(mǎn)足要求的前提下，盡量降低微處理器的晶振和選用低速數字電路。
三、真題解析
1、2006年38題
電路板的設計主要分為三個(gè)步驟，不包括（38）這一個(gè)步驟。
（38） A、生成網(wǎng)絡(luò )表 B、設計印制電路版
C、設計電路原理圖 D、自動(dòng)布線(xiàn)
<答案>：D
見(jiàn)復習筆記1，這是嵌入式硬件設計的常識。
2、2006年39題
現代電子設計方法包含了可測試設計，其中（39）接口是IC芯片測試的標準接口。
（39）A. BIST B. JATG C. UART D. USB
<答案>：B
見(jiàn)復習筆記6，概念性問(wèn)題。
3、2006年40題
多層印制電路板（4層或者4層以上）比雙面板更適合于高速PCB布線(xiàn)，最主要的原因是（40）
（40） A. 通過(guò)電源平面供電，電壓更穩定。
B. 可以大大減小電路中信號回路的面積。
C、多層印制電路板工藝簡(jiǎn)單。
D、自動(dòng)布線(xiàn)更容易。
<答案>：B
可以用排除法，根據常識首先可以排除C和D。
見(jiàn)復習筆記7，布線(xiàn)時(shí)盡量減少回路環(huán)的面積，以降低感應噪聲。因此，相比之下，B選型是最主要原因。
4、2006年41題
下面不符合數字電路（或者集成電路）的電磁兼容性設計方法的是（41）
（41） A. IC的電源及地的引腳較近，有多個(gè)電源和地。
B. 使用貼片元件，不是用插座。
C. IC的輸出級驅動(dòng)能力應超過(guò)實(shí)際應用的要求。
D. 對輸入和按鍵采用電平檢測（而非邊沿檢測）
<答案>：C（參考郭春柱著(zhù)的《嵌入式系統設計師案例導學(xué)》）
數字電路（或集成電路）的電磁兼容性（EMI）設計在進(jìn)行器件選型時(shí)，通常遵循一下原則：
（1） 在滿(mǎn)足技術(shù)指標前提下，盡量選用低速時(shí)鐘的IC。
（2） 所選IC的電源及地引腳較近。
（3） 所選IC有多個(gè)電源及地線(xiàn)引腳。
（4） 所選IC的輸出電壓波動(dòng)性小，輸出級能力不超過(guò)實(shí)際應用要求。
（5） 所選IC的電源瞬態(tài)電流（穿透電流）低。
（6） 所選IC的輸入電容盡量小。
（7） 所選IC具有可控開(kāi)關(guān)速率。
（8） 所選IC地線(xiàn)反射較低。
（9） 建議在PCB上焊接表貼芯片。
在EMC電路技術(shù)方面，通常遵循以下原則：
（1） 對輸入和按鍵采用電平檢測（而非邊沿檢測）。
（2） 降低負載電容，以使靠近輸出端的集電極開(kāi)路驅動(dòng)器便于上拉，電阻值盡量大。
（3） 使用前沿速率盡可能慢而且平滑的數字信號（不超過(guò)失真極限）。
（4） 在PCB樣板上，允許對信號邊沿速度或帶寬進(jìn)行控制。
（5） 微處理器散熱片與芯片之間通過(guò)導熱材料隔離，并在周?chē)帱c(diǎn)射頻接地。
（6） 不能在看門(mén)狗或電源監視電路上使用可編程器件。
（7） 電路中盡量配置一只高質(zhì)量的看門(mén)狗。
（8） 電源的監視電路要對電源中斷、跌落、浪涌和瞬態(tài)干擾有抵抗能力。
四、小結
到這里，關(guān)于嵌入式系統設計師考試的硬件方面的復習筆記也就整理完畢了。后面有時(shí)間的話(huà)，繼續嵌入式軟件設計和系統體系設計方面的內容。前面的文章得到了不少朋友的評論，收到不少他們的來(lái)信。謝謝你們的支持，希望我的這些文章能幫到你們。
祝大家好運，下次再見(jiàn)！
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