最近見(jiàn)到不少帖子說(shuō)，SigmaDelta型ADC不穩定。其實(shí)大多數不是ADC的問(wèn)題。而是沒(méi)有深刻理解SigmaDelta型ADC的原理和內部結構。
∑－△型ADC是一類(lèi)利用過(guò)采樣原理來(lái)擴展分辨率的模數轉換器件，從原理上看，∑－△型ADC利用非常低分辨率的ADC(一般1bit)的ADC通過(guò)高速過(guò)采樣，得到碼流后量化得到數字量。因為1bit ADC就是一個(gè)比較器，1bitDAC也可以用模擬開(kāi)關(guān)來(lái)實(shí)現；加之濾波和量化工作也是全數字實(shí)現的，所以∑－△型ADC更像是數字器件而不是模擬器件。這最大可能的避免了模擬電路的漂移、批次性問(wèn)題。因此∑－△型ADC可以很容易達到高精度和高分辨率。
下面看圖4.2：一個(gè)帶鎖存的比較器作為1bitADC，其輸出碼流分2路，一路給數字濾波和量化用，另一路反饋到減法器。積分器的作用就是對減法器后的輸入信號求平均。
關(guān)于∑－△調制和過(guò)采樣的原理，很多教科書(shū)都是搬弄一大堆的公式和定理，證明碼流平均值正比輸入電壓就了事。沒(méi)有讓讀者真正理解，害了不少人。
我覺(jué)得，從大家都熟悉的運放負反饋虛短路的知識，很容易理解∑－△調制的原理。
圖4.2的整個(gè)環(huán)路構成典型的負反饋，那么由反饋理論可知，只要比較器（相當于運放）的開(kāi)環(huán)增益足夠大，A點(diǎn)會(huì )非常接近0V（虛地），即DAC的碼流平均值（積分器就是求平均）一定會(huì )非常接近輸入信號Vin／Vref的值。數字濾波和量化器功能就是一低通濾波器，就是將碼流的平均值（低頻量）取出作為ADC轉換結果。
上面分析了∑－△型ADC的基本原理。在實(shí)際的∑－△型ADC芯片中，都采用開(kāi)關(guān)電容電路來(lái)實(shí)現輸入、減法器、積分器、基準切換功能。這樣便于純數字方法實(shí)現。很多∑－△型ADC內置可編程增益放大器（PGA），非常方便與電橋、熱電偶等微弱信號傳感器連接。PGA的實(shí)現其實(shí)也是靠改變開(kāi)關(guān)電容采樣、積分與讀出的速度比來(lái)實(shí)現的，仍然是純數字電路實(shí)現，不存在運算放大器的漂移、失調、上下軌等問(wèn)題。
開(kāi)關(guān)電容型輸入級也會(huì )帶來(lái)很多問(wèn)題。首先就是輸入阻抗問(wèn)題。圖4.3是∑－△型ADC的輸入級等效電路。S1和S2在采樣時(shí)鐘的控制下以Kfs的頻率通斷：半個(gè)周期S1接通S2斷開(kāi)，C被充電，最終和輸入電壓一致；另外半個(gè)周期S2接通S1斷開(kāi)，電容的電荷被移走，實(shí)現一次采樣。
對于外加電壓信號來(lái)說(shuō)，輸入端等效為一個(gè)對地的輸入阻抗Z=1/(KfsC)。但并不是這個(gè)等效阻抗起著(zhù)決定作用，而是電容充電結束的電壓決定了誤差。很多帶有RC一階低通濾波器的電路和∑－△型ADC 連接時(shí)（圖4.4），會(huì )產(chǎn)生采樣誤差。原因是S1閉合時(shí)，相當于Cex和C并聯(lián)，由于C很?。?～
20PF），若Cex較大，二者并聯(lián)后電壓會(huì )略有跌落。并聯(lián)后C較大，并且電壓接近Vin，完全充電時(shí)間會(huì )很長(cháng)，很可能在充電周期結束的時(shí)侯C上電壓仍然和Vin之差大于1LSB，引起采樣誤差。
所以不僅對輸入阻抗有要求，而且對外接RC的取值有嚴格要求(這個(gè)問(wèn)題和平常的ADC剛好相反，甚至有悖于傳統經(jīng)驗?！疲餍虯DC輸入腳前的濾波電路RC常數越大，引起的誤差越大！這個(gè)結論剛開(kāi)始會(huì )很難接受，仔細想想才能想明白，小弟就花了幾個(gè)月才弄明白)見(jiàn)表4.1
Cex越大，允許的輸入阻抗R越小，PGA增益越高采樣率也越快，電容充電時(shí)間也越少，因此隨著(zhù)增益增加，允許的RC是常數也越小。
開(kāi)關(guān)電容輸入電路帶來(lái)的另一個(gè)困難是不允許∑－△型ADC 和運放輸出端直接連接。假設圖4.4中沒(méi)有RC濾波器，運放輸出直接和∑－△型ADC 的輸入連接，那么在圖4.3中S1閉合的瞬間，運放的輸出端相當于突然對地呈現很小的阻抗，拉低運放的輸出。負反饋過(guò)程會(huì )努力消除這一電壓降落，但由于輸出受到運放壓擺率的限制，不能立即上升，而達到穩定后又會(huì )過(guò)沖，從而會(huì )造成輕微的振鈴現象，將這引起電容采壓的誤差。消除這一影響的辦法是增加圖4.4中的RC濾波器，C提供大部分的電荷，R將運放輸出和電容隔開(kāi)，使之呈現無(wú)跳躍的阻抗。上面說(shuō)了，RC濾波器將給∑－△型ADC 帶來(lái)誤差。所以RC的取值還要遵守表4.1。
為徹底消除開(kāi)關(guān)電容輸入級對外電路影響，一般的∑－△型ADC 內部都帶有緩沖器（Buffer），就是一個(gè)電壓跟隨器，如果打開(kāi)緩沖器，輸入級對外將呈現幾乎無(wú)窮大的輸入阻抗。但緩沖器是由模擬電路的運算放大器構成的，即使是軌對軌運放（Rail-To-Rail OPAMP）的輸出電壓也不能完全達到電源電壓。這就限制了共模輸入范圍。比如
AD7714，若關(guān)閉緩沖器，共模輸入范圍允許-0.3V~VCC+0.3V；而打開(kāi)緩沖器后，共模輸入范圍縮小至30mV~VCC-1.5V。
還有值的一提的是雙極性輸入。幾乎所有的∑－△型ADC 都是差分輸入，且允許測量雙極性信號。注意雙極性并不是指它能測量負壓，而是在共模范圍允許內，差分信號的極性允許改變。例如Vi-=2.5V、Vi+＝3V測得正極性，Vi-=2.5V 、Vi+＝2V測得負極性。不過(guò)這里提一下，∑－△型ADC 可以在沒(méi)有負電源的情況下，測量到-0.3V。這是其他ADC做不到的?？赡苁呛退拈_(kāi)關(guān)電容原理有關(guān)。小弟沒(méi)研究出來(lái)為什么。不過(guò)這個(gè)特性慎用，一是測量范圍太窄，二是發(fā)現在負壓，線(xiàn)性不理想
最后補充一下分辨率?！疲餍虯DC 的原理就決定了它的分辨率是可變的。假設每秒采樣1百萬(wàn)次，但每秒只讀取100次，每次將從
10000.html">
10000個(gè)碼流中求均值。如果每秒讀取
1000次，那么每次將從
1000個(gè)碼流中求均值，顯然分辨率下降。
∑－△型ADC 的標稱(chēng)分辨率是它的最大分辨率，也就是在最慢的讀出率時(shí)的分辨率。實(shí)際應用中，如果提高了讀數據速度，分辨率將下降。手冊上都會(huì )有一張詳細的表格，可以查到在不同數據讀出率、不同PGA增益下，的有效分辨率。
另外，影響∑－△型ADC 的因素還有一些諸如布線(xiàn)、地線(xiàn)、基準漂移、基準噪音等外在因素。對于∑－△型ADC 自身的設計上也還有噪音、殘余旁瓣等很多參數。小弟也正在研究中，希望各位大蝦補充！
