SPI(串行外設接口)總線(xiàn)成為設計師寵兒的原因有多種。SPI總線(xiàn)支持高速工作模式，可在短距離內(如電路板芯片間)以最高60 Mbps的速率傳輸數據?？偩€(xiàn)在原理上很簡(jiǎn)單，由一個(gè)時(shí)鐘、兩條數據線(xiàn)路和一個(gè)芯片選擇信號構成。由于數據出現在時(shí)鐘的一個(gè)相位上并在相反相位讀回，因此，在速率上出現延遲和失配的幾率非常大。最后，總線(xiàn)是由單向線(xiàn)路構成的，這種設計簡(jiǎn)化了其在微處理器中的實(shí)現方式，消除了流程控制問(wèn)題，非常適合光耦合器或數字隔離器的隔離應用，因為隔離器天生就屬于單向器件。
在熱量或壓力監測系統等工業(yè)應用中，與傳感器前端的ADC進(jìn)行通信無(wú)需高采樣速率，因而也不需要高SPI時(shí)鐘速率。甚至可以利用多種隔離技術(shù)輕松實(shí)現隔離設計，但要求總是隨著(zhù)時(shí)間的推移而發(fā)展的。而長(cháng)走線(xiàn)距離、高數據速率、隔離需求等要求也使得古老的SPI接口受到了瓶頸限制。在本文中，我們將探討SPI總線(xiàn)、其限制及其在隔離系統中的處理方法。
將隔離式SPI性能推向極致的一種應用是高動(dòng)態(tài)范圍傳感器接口。要構造寬動(dòng)態(tài)范圍的系統，設計師首先要選擇一個(gè)信噪比(SNR)良好的ADC，而信噪比通常與字長(cháng)相關(guān)；轉換器的常用字長(cháng)是16位。但是，如果需要更高的動(dòng)態(tài)范圍，則可采用其他技術(shù)，比如輸入可變增益放大技術(shù)、過(guò)采樣技術(shù)等。過(guò)采樣技術(shù)以帶寬換取噪聲抑制性能。如果采樣頻率增加一倍，噪聲性能一般會(huì )提高3 dB。例如，如果過(guò)采樣速率為75倍，則噪聲性能和動(dòng)態(tài)范圍將提高約18 dB。以75倍速率對信號進(jìn)行過(guò)采樣意味著(zhù)，以900 kSPS運行的ADC在約6 kHz的帶寬范圍內，可使動(dòng)態(tài)范圍提高18 dB。當然，帶寬和動(dòng)態(tài)范圍可以進(jìn)行權衡，但最終，盡量提高ADC的工作速率有著(zhù)巨大的好處。這意味著(zhù)，SPI總線(xiàn)必須跟上這些巨量數據的步伐。我們來(lái)看一個(gè)例子，其中采用了一個(gè)面向高采樣速率應用的典型組件，比如，運行速率最高達2.5 MSPS的ADI AD705 Pulsar ADC。我們將看到，通過(guò)SPI總線(xiàn)進(jìn)行通信會(huì )對信號鏈的性能造成哪些影響。
ADC接口
典型的模數轉換器以?xún)蓚€(gè)基本操作來(lái)處理數據，如圖1所示。首先，ADC有個(gè)轉換周期(tCONV)，在此期間，ADC通過(guò)內部程序創(chuàng )建一個(gè)數字，代表其輸入端的電壓。其次，ADC在采集時(shí)間(tACQ)內，通過(guò)一個(gè)數字接口將獲得的數據字傳輸到一個(gè)控制器。在開(kāi)始另一次轉換之前，ADC通常有一個(gè)最小周期時(shí)間(tCYC)，約為tCONV與tACQ之和；但是，當ADC具有會(huì )使采集與傳輸重合的特殊傳輸模式時(shí)，該周期時(shí)間可能短一些。簡(jiǎn)單起見(jiàn)，下面的討論將基于序列轉換和采集。
無(wú)論數據傳輸方式如何，轉換時(shí)間和最小周期時(shí)間均相同。但是，采集時(shí)間取決于數據接口的屬性，多數情況下是SPI總線(xiàn)的工作模式。如果采集時(shí)間因SPI的時(shí)鐘速率而延長(cháng)，則ADC的采樣速率可能?chē)乐厥芟蕖?/span>
SPI時(shí)鐘速率限制
微處理器/FPGA (MCU)與ADC之間的SPI鏈路如圖2所示。SPI總線(xiàn)由一對移位寄存器之間的連接構成，一個(gè)寄存器位于主機MCU中，另一個(gè)位于從機ADC中。MCU提供的時(shí)鐘使傳輸同步。時(shí)鐘的一個(gè)邊沿將數據移出移位寄存器，互補邊沿則把出現的數據逐個(gè)輸入環(huán)形拓撲結構中各個(gè)移位寄存器的另一端。對于A(yíng)DC，可能不必把數據從MCU移到ADC，因此，簡(jiǎn)單起見(jiàn)，我們略去了該通道，同時(shí)還略去了從機選擇。ADC在工作過(guò)程中的轉換階段，填充其內部移位寄存器，然后在采集階段移出該寄存器。、
在SPI處理中，主機產(chǎn)生的時(shí)鐘信號經(jīng)過(guò)一些走線(xiàn)延遲傳輸至從機，觸發(fā)從機在一定的內部延遲之后移出數據。數據信號經(jīng)過(guò)走線(xiàn)延遲再次回到主機，必須及時(shí)到達主機，以便在時(shí)鐘的互補邊沿發(fā)揮作用。在這方面，主機一般有一些額外的建立時(shí)間要求。該時(shí)序如圖2所示；從圖中可以看出，這些延遲決定著(zhù)主機半時(shí)鐘周期的最短時(shí)間。在非隔離式系統中，這些時(shí)間一般非常短，多數情況下小于10 nS，允許SPI時(shí)鐘以50 MHz以上的速率運行。
如果在SPI數據路徑上放置隔離柵(如圖3所示)，結果會(huì )增添與走線(xiàn)延遲相似的項。然而，根據隔離所用的具體技術(shù)，通過(guò)隔離的信號傳播延遲(tpISO)可能超過(guò)0 nS。另外從圖3可以看出，新的延遲時(shí)間會(huì )延長(cháng)數據處理所需時(shí)間，同時(shí)還會(huì )大幅增加SPI時(shí)鐘的半周期。隔離延遲成為系統中所有其他時(shí)間延遲的主體，最大時(shí)鐘頻率可能降至幾MHz。
對時(shí)鐘周期的主要限制是，數據必須及時(shí)出現在主機處，以便在下一個(gè)時(shí)鐘邊沿時(shí)使用。在非隔離式系統中，這并非一個(gè)嚴重的制約條件，由于支持較大的時(shí)序裕量，因此實(shí)際上反而有利于增進(jìn)數據的魯棒性。然而，數據路徑的傳播延遲一旦開(kāi)始在半周期中占主導地位，結果就會(huì )導致總線(xiàn)的最大速率顯著(zhù)下降。
幸運的是，有一種辦法可以解決這個(gè)限制。如果從機返回的數據有一個(gè)獨立時(shí)鐘與其同步，則可在MCU設置獨立的接收移位寄存器，以便基于獨立時(shí)鐘接受數據。在這種情況下，SPI總線(xiàn)的吞吐速率不再受隔離柵傳播延遲的限制，而是受隔離器吞吐速率的限制。
通過(guò)向隔離器中添加一個(gè)匹配的高速數據通道，并沿著(zhù)一條匹配的數據路徑，與來(lái)自ADC的數據一起發(fā)送隔離式SPI時(shí)鐘的副本，即可輕松構建獨立時(shí)鐘DCLK，如圖4所示。這種方法需要在隔離柵中集成額外的硬件；要在MCU中增加一個(gè)額外的隔離通道和一個(gè)采用獨立時(shí)鐘的移位寄存器。MCU從輔助接收寄存器而非標準SPI寄存器讀取數據。
為了展示如何在不同的技術(shù)條件下實(shí)施這種數據傳輸方法，接下來(lái)，我們將考察三個(gè)示例，定量分析其最大速率并定性分析其功耗和所需的電路板空間。我們會(huì )看到，在標準隔離式SPI中，限制速率的是雙向傳播延遲，而在延遲時(shí)鐘方案中，形成限制的則是隔離器中的時(shí)序偏斜和失真。
光耦合器方案
在典型的工業(yè)應用中，單通道數字光耦合器常用于隔離高速總線(xiàn)。隔離一個(gè)標準的4線(xiàn)式SPI總線(xiàn)，需要4個(gè)光耦合器。在估算常見(jiàn)工業(yè)CMOS光耦合器的最大SPI時(shí)鐘速率時(shí)，至關(guān)重要的時(shí)序參數包括：
1. 最大數據速率：12.5 Mbps；或者，最小脈沖寬度：80 ns。
2. 最大傳播延遲(tpISO)：40 ns。
3. 最大脈沖寬度失真(PWD)：8 ns。
4. 最大器件間傳播延遲偏斜(tPSK)：20 ns。該參數之所以重要是因為運用了多個(gè)光耦合器來(lái)形成隔離式SPI總線(xiàn)。
為了估算SPI吞吐速率，我們假設圖3中的不同組件都有一定的典型延遲。各走線(xiàn)延遲設為0.25 ns，則總走線(xiàn)延遲(tTRACE)合計1 ns。類(lèi)似地，從機延遲(tSLAVE)和主機建立延遲(tMASTER)分別設為3 ns和2 ns。
因此，根據我們針對圖3中隔離式SPI時(shí)鐘速率的討論，對于利用上述光耦合器隔離的SPI總線(xiàn)，SPI半時(shí)鐘周期為：
≥ [tTRACE+ tSLAVE+ tMASTER + 2 × tpISO] ns
也即86 ns。因此，SPI時(shí)鐘速率為5.75 MHz或更低；顯然，2 × tpISO顯著(zhù)減慢了SPI總線(xiàn)速度。
現在，考慮反向添加一個(gè)額外隔離器，將被隔離的時(shí)鐘信號路由回主機，并按圖4所示方式實(shí)現延遲時(shí)鐘。這樣，我們就可以產(chǎn)生與從機返回數據同步的時(shí)鐘信號。隔離器的雙向傳播延遲[2 × tpISO]不再對時(shí)鐘速率形成限制。
在系統中還有其他延遲的情況下，隔離式SPI半時(shí)鐘周期可能大于或等于[tTRACE+tSLAVE+tMASTER] ns(即6 ns)并支持80 MHz的最大SPI時(shí)鐘速率嗎？ 不幸的是，答案并非如此簡(jiǎn)單。
在計算最小SPI時(shí)鐘周期時(shí)(圖5中顯示為tSKEW)，仍然必須考慮正向和反向通道的不對稱(chēng)性。器件間的傳播延遲偏斜和脈沖寬度失真會(huì )將新的SPI半時(shí)鐘周期限制為
≥ [tTRACE +tSLAVE + tMASTER + 2 × PWD+2 × tPSK] ns
(即62 ns)。這導致實(shí)際最大時(shí)鐘速率為8 MHz。然而，受80 ns的最小脈沖寬度限制，該光耦合器只能支持6.25 MHz的最大SPI時(shí)鐘。上例表明，即使光耦合器不受最小脈沖寬度限制，tSKEW也會(huì )嚴重限制最大SPI時(shí)鐘速率，在理想延遲匹配條件下最高可達80 MHz，而在實(shí)際應用中只有6.25 MHz。
使用最小脈沖寬度更短、速率更快的光耦合器有用嗎？使用最小脈沖寬度為20 ns的超高速光耦合器可以提高上述接口的速率。但是，即使是這些器件，也存在大偏斜和失真參數的問(wèn)題。當tPSK為16 ns且PWD為2 ns時(shí)，最小SPI半時(shí)鐘周期大于或等于42 ns，結果，最大時(shí)鐘速率為11.75 MHz。在上述兩種情況下，光耦合器的時(shí)序特性會(huì )隨時(shí)間進(jìn)一步下降，由此會(huì )在延遲時(shí)鐘與從機數據之間引入更多失配問(wèn)題。為這些變化增加時(shí)序裕量則要求進(jìn)一步降低SPI時(shí)鐘速率。
用一個(gè)額外的快速光耦合器進(jìn)行SPI隔離，除了成本極高以外，還需要大量的電路板空間，因為這些器件通常為采用SO8封裝的單通道器件，而且需要5個(gè)通道。隔離接口的功率預算可能高達每通道20 mA。
數字隔離器方案
在過(guò)去10年中，新一代數字隔離器問(wèn)世。這些器件擁有更高的集成度、更快的速率、更低的傳播延遲、低偏斜和更低的失真。這里，我們考慮選用一個(gè)四通道數字隔離器——借助3個(gè)正向通道和1個(gè)反向通道，可以實(shí)現對4線(xiàn)式SPI總線(xiàn)的緊湊隔離。與光耦合器的例子類(lèi)似，我們從數據手冊中獲得以下時(shí)序參數：最小脈沖寬度為11.1 ns (90 Mbps)，最大傳播延遲(tpISO)為32 ns，最大脈沖寬度失真(PWD)為2 ns，器件間最大傳播延遲偏斜(tPSK)為10 ns。但是，與單通道光耦合器不同，在四通道數字隔離器中，還需要考慮一對反向通道之間的通道間匹配情況。在上述器件中，該參數(tPSKOD)為5 ns。
若使用與圖3中相同的典型延遲，采用數字隔離器時(shí)隔離式SPI總線(xiàn)的半時(shí)鐘周期應為：
≥ [tTRACE + tSLAVE + tMASTER + 2 × tpISO] ns
(即70 ns)，最大時(shí)鐘為7 MHz。就如光耦合器方案一樣，我們發(fā)現，SPI速率受到隔離器傳播延遲的嚴重制約。但基于標準CMOS技術(shù)的數字隔離器在整個(gè)產(chǎn)品生命周期內都擁有非常穩定的時(shí)序特性。這樣，我們在設置SPI時(shí)鐘速率時(shí)就不必針對時(shí)序特性的變化而保留較大的裕量。
如果根據圖4用一個(gè)額外的隔離器通道來(lái)實(shí)現延遲時(shí)鐘，則至少需要增加一個(gè)高速通道。同樣，SPI吞吐速率取決于時(shí)鐘與數據通道之間的失配和失真情況。由于所有這些通道的時(shí)序都相似，因此，新的SPI半時(shí)鐘周期應為：
≥ [tTRACE + tSLAVE + tMASTER + 2 × PWD + tPSK + tPSKOD] ns
(即25 ns)，最大時(shí)鐘速率為20 MHz。
在許多應用中，MCU只會(huì )從ADC中移出數據，而不會(huì )移進(jìn)任何東西。在這種3線(xiàn)式SPI總線(xiàn)中，可以使用帶有2個(gè)反向通道的單個(gè)四通道數字隔離器來(lái)實(shí)現SPI總線(xiàn)和延遲時(shí)鐘。在這類(lèi)情況下有另一項優(yōu)勢。SPI半時(shí)鐘周期為：
≥ [tTRACE + tSLAVE + tMASTER + 2 × PWD + 2 × tPSKOD] ns
(即20 ns)，結果甚至可使最大時(shí)鐘速率提高至25 MHz。
盡管數字隔離器的速率和偏斜顯著(zhù)優(yōu)于光耦合器，但通道間的時(shí)序偏斜和失真仍然會(huì )限制可能實(shí)現的最大SPI時(shí)鐘速率。用于延遲時(shí)鐘的額外隔離器仍會(huì )增加約20%-25%的功耗。因此，使用現有隔離器會(huì )消耗更多功耗、占用更多電路板空間，同時(shí)還無(wú)法實(shí)現該方案的最大優(yōu)勢。
優(yōu)化數字隔離器延遲時(shí)鐘方案
ADI公司開(kāi)發(fā)了一款優(yōu)化的數字隔離器，可在延遲時(shí)鐘方案中達到最高性能。ADuM3150(圖6)是SPIsolator?系列高速數字隔離器的成員之一，旨在優(yōu)化SPI總線(xiàn)的隔離。ADuM3150可以在不使用額外隔離器通道的情況下，產(chǎn)生延遲時(shí)鐘DCLK。產(chǎn)生DCLK的方式是，對標準SPI時(shí)鐘進(jìn)行延遲，延遲量等于通過(guò)隔離器的雙向傳播延遲量[2 ×tpISO]。圖6顯示了ADuM3150的內部框圖。延遲單元在生產(chǎn)階段經(jīng)過(guò)周密調整，與通過(guò)器件的雙向傳播延遲相匹配，由此最大程度地減小延遲時(shí)鐘與返回的從機數據之間的時(shí)序失配。延遲失配不但顯著(zhù)減小，而且在各種工作條件下都非常明確，由數據手冊中的DCLKERR參數提供保證。
DCLKERR衡量延遲時(shí)鐘與從機數據不同步的程度，因此，DCLKERR的符號指示延遲時(shí)鐘是領(lǐng)先于還是落后于從機數據。由于延遲時(shí)鐘用于對從機數據進(jìn)行采樣并輸入主機，因此不應領(lǐng)先于數據。DCLK落后于數據是可以接受的，只要不完全錯過(guò)對數據位采樣即可。ADuM3150數據手冊規定，DCLKERR在–3 ns至8 ns之間，PWD為3 ns?？紤]到最大領(lǐng)先DCLKERR和PWD，SPI時(shí)鐘速率為：
≥ [tTRACE + tSLAVE + tMASTER + (min)|DCLKERR| + PWD] ns
(即12 ns)，最大時(shí)鐘速率為40 MHz。ADuM3150(最大數據速率為40 MHz)可以達到這種高SPI時(shí)鐘速率要求，完全不存在使用額外隔離器通道時(shí)的尺寸、成本和功耗等問(wèn)題。
總結
為了使過(guò)采樣成為提高傳感器應用動(dòng)態(tài)范圍的有用工具，采樣頻率必須是目標頻率的足夠大倍數，以便提供顯著(zhù)的降噪性能。本文中討論的延遲時(shí)鐘方案為提高隔離式SPI接口的吞吐速率和加快采樣速率提供了一種途徑。這種方法可以提高現有隔離技術(shù)的最大SPI時(shí)鐘速率。相比老式光耦合器，數字隔離技術(shù)優(yōu)勢明顯，因為該技術(shù)可以嚴密控制通道間的偏斜和信號鏈中的其他失真。ADI進(jìn)一步發(fā)展了該技術(shù)，對一款SPI專(zhuān)用隔離器(ADuM3150)進(jìn)行了優(yōu)化，實(shí)現了低偏斜的集成式延遲時(shí)鐘功能，消除了老式技術(shù)和方法存在的開(kāi)銷(xiāo)和功耗問(wèn)題。與快速ADC相配合，這種技術(shù)可以實(shí)現最高1 MSPS的采樣速率，使隔離式SPI端口支持高達40 MHz的數據傳輸速率。ADuM3150是SPI專(zhuān)用數字隔離器系列的成員之一，其中高通道數ADuM3151/ADuM3152/ADuM3153可以改善集成度，而ADuM3154則具備額外功能，可以支持多個(gè)隔離從機。
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