作者：用芯創(chuàng )造未來(lái)
2014年2月10日Monday
前言
本文檔主要對在新捕獲算法工作狀態(tài)下，引起小型化應答機基帶硬件電路1.5V核心電壓上/下沖（overshoot/undershoot）的現象進(jìn)行問(wèn)題分析。盡可能的記錄并總結出有價(jià)值的經(jīng)驗，這其中包括核心電壓過(guò)沖現象對產(chǎn)品的危害，如何避免此類(lèi)設計錯誤，硬件上如何采取補救措施，以及相應的軟件解決方案。
1 調試問(wèn)題過(guò)程記錄
在550萬(wàn)門(mén)FPGA的硬件平臺上，新的捕獲算法功能正常，解擴積分時(shí)鐘為80Mhz，并行相關(guān)路數為256路，積分周期為4個(gè)偏周期。將該算法單獨，直接的移植到300萬(wàn)門(mén)FPGA的小型化硬件平臺上，程序不啟動(dòng)，搜索不到chipscope核。并發(fā)現較老捕獲完整工程，功耗由原來(lái)的3.3W（3.3V*1.0A）提升至6W（3.3V*1.8A），此時(shí)已嚴重超出了所選LDO（MSK5101-00H）的輸出電流范圍（1.5A）并導致核心電壓1.5V的紋波高達500mV。為了確定是由功耗過(guò)大導致程序不啟動(dòng)的原因。
首先，軟件上將新捕獲的解擴積分時(shí)鐘從80Mhz降低至40Mhz，并行相關(guān)路數從256路降低到128路，并采用內部自環(huán)的測試程序。同時(shí)，硬件上跳接電源，由外部獨立電源單獨給FPGA核心電壓1.5V供電。此時(shí)，程序一切正常，核心電壓1.5V紋波的峰峰值電壓低至100mV以?xún)?，供電電源完全滿(mǎn)足指標要求。
然后，為了方便調試，用3.3V輸入具有同樣芯片和電路結構的電源模塊替換獨立電源。由于電源模塊采用了較大的輸出電容，而且降低了單板的熱耗（總熱耗不變），此時(shí)加載上降功耗的自環(huán)測試軟件，程序一切正常。把降功耗的新捕獲模塊添加到完整工程上進(jìn)行測試，功能同樣正常。并且較老捕獲的完整工程在資源相當的情況下，從原來(lái)的3個(gè)積分周期增加到4個(gè)，并且大幅度改善了一次捕獲完成速度（具體的性能優(yōu)化參看新捕獲詳細設計文檔），完全達到了預期的設計指標，同時(shí)，功耗基本保持一致，在3.3W（3.3V*1.0A）左右。但是，通過(guò)分析核心電壓1.5V的紋波，發(fā)現此時(shí)的紋波達到了200mV，超出FPGA的推薦極限值150mV。
由于在整機分布式電源規劃中對基帶的考慮不全，致使電源芯片的選型失誤，加上工程設計與實(shí)施階段各環(huán)節又缺少必要的交流，已經(jīng)造成硬件不可回頭更改的現狀。最后，問(wèn)題定位為：在硬件電路不能大改的前提下（主要考慮時(shí)間節點(diǎn)限制），程序正常工作中，如何設法降低核心電壓1.5V的動(dòng)態(tài)紋波。
2 問(wèn)題現象分析
上節對發(fā)現問(wèn)題和對問(wèn)題的調試過(guò)程做了簡(jiǎn)要的記錄，接下來(lái)將針對問(wèn)題點(diǎn)利用圖文敘述的方式，進(jìn)行針對性的分析。截止目前，調試狀態(tài)：外接輸入3.3V，輸出1.5V@1.5A的LDO電源模塊給FPGA提供核心電壓。在最終降功耗版本的完整工程軟件上分析核心電壓紋波信號，參見(jiàn)圖2.1所示。
圖2.1 調試狀態(tài)和核心電壓動(dòng)態(tài)變化圖
2.1 電壓上/下沖的危害
根據圖2.1所示的動(dòng)態(tài)信號易知，正常的紋波電壓并不大，均在100mV以?xún)?。主要是由于電壓上下周期性的過(guò)沖致其超過(guò)FPGA核心電壓要求范圍。參考Xilinx發(fā)布的數據資料（見(jiàn)圖2.2），在其電氣特性的絕對最大額定參數指標（Absolute Maximum Ratings）中明確指出，長(cháng)時(shí)間周期性的暴露于絕對最大額定參數條件下，可能會(huì )影響到芯片的可靠性。數據手冊指出的電氣特性說(shuō)明截圖如見(jiàn)圖2.2所示。在目前的調試狀態(tài)中，雖然程序功能運行正常，但存在周期性的核心電壓上下過(guò)沖，而且過(guò)沖的峰值已經(jīng)超過(guò)器件VCCINT的絕對最大額定參數，因此，在即將定型的產(chǎn)品應用中，任何降低器件可靠性的因素都不允許存在，必須設法在當前條件下去除或降低周期性的電壓過(guò)沖。
圖2.2 資料局部截圖
除此之外，如果LDO輸出電容選擇鉭電容，即便是對其額定電壓進(jìn)行降額選型，在長(cháng)期暴露在極端溫度條件下，上沖幅度增大就會(huì )存在鉭電容失效的可能，從而影響電源的可靠性。
2.2 造成電壓上/下沖的原因
（a）
（b）
圖2.3動(dòng)態(tài)核心電壓的局部放大組圖
圖2.4 降功耗的新捕獲時(shí)域周期性并行處理示意圖
仔細分析信號的周期性，按照圖2.4所示的捕獲周期性并行處理示意圖，信號并行處理流程如下：在Tcoh時(shí)段里，將下變頻后的I、Q兩路信號分別同時(shí)的進(jìn)行128路并行解擴和相干積分，積分速率為40Mhz；在Tsearch時(shí)段里，停止積分，并鎖存并行的積分結果，按照串行最值搜索的方式，搜索出該次并行積分結果中的峰值及其引索，處理時(shí)鐘也為40Mhz；完成搜索任務(wù)后，將鎖存保持的并行數據進(jìn)行清零，繼續開(kāi)始下一次的積分過(guò)程，如此周而復始，以分時(shí)復用的方式完成二維搜索的數據計算。按照4個(gè)積分周期所需的積分點(diǎn)數和串行最值搜索中完成1次非相干（平方和）的計算節拍，可計算得:
其中，搜索頻點(diǎn)切換前一時(shí)段的Tdelay為新捕獲算法設計中存在固有等待延時(shí)，該時(shí)段內不做任何并行或串行處理。因為量級為ns，所以在分析問(wèn)題時(shí)可以忽略不計。
結合圖2.4所示新捕獲工作示意圖和圖2.3對動(dòng)態(tài)信號的局部放大，對過(guò)沖周期的測量可知，圖2.3(a)中上沖到下沖間較短的周期測量值大約為13.6us，圖2.3(b)中下沖到上沖間較長(cháng)的周期測量值大約為205us?？紤]系統實(shí)現過(guò)程中存在固有的系統處理延時(shí)節拍，以及與理論設計計算值的對比驗證，可以得出初步結論：核心電壓上下過(guò)沖的原因很可能是由于動(dòng)態(tài)運行中，FPGA內部電路的運行狀態(tài)進(jìn)行周期性，大面積的切換，導致其對電源的負載瞬態(tài)響應（Load Transient Response）提出了新的要求。其中，在Tcoh時(shí)段里，FPGA進(jìn)行的是多路并行快速的解擴積分運算，影響功耗的主要因素，數據翻轉率和內部運行時(shí)鐘均為最大值，因此所需功耗接近最大；而在Tsearch時(shí)段里，并行計算停止，進(jìn)行串行的最值搜索，相對減少到只有計數器和平方和電路工作，因此所需功耗接近最??；如此周期性的動(dòng)態(tài)條件下，形成了較大范圍的變負載運行狀態(tài)。
此時(shí)，如果提供核心電壓1.5V的LDO（MSK5101）內部環(huán)路響應的控制速度不夠快，則在環(huán)路糾正瞬變前輸出電容上的電壓變化就會(huì )變大。為了用最小的代價(jià)解決電源瞬態(tài)響應不滿(mǎn)足軟件運行要求的問(wèn)題，首先可以對電源電路本身進(jìn)行問(wèn)題機理分析。因為，目前航天用的芯片必須選擇陶瓷或金屬封裝，這大大影響了線(xiàn)性穩壓器本身的性能。國內大部分陶瓷/金屬封裝都是傳統的LDO，缺少二次快速瞬態(tài)響應環(huán)路。一旦芯片選定，其傳統環(huán)路響應的控制速度就固定，而且達不到TI，Linear，Microchip，Diodes等LDO的環(huán)路響應速度，只有通過(guò)輸出電容來(lái)改善電源負載瞬態(tài)響應。因此，了解輸出電容的寄生特性對電源負載瞬態(tài)響應的影響很重要，也決定了是否能從硬件角度解決問(wèn)題。
除此之外，根據PCB電路原理圖2.5可知，還可考慮嘗試利用磁珠吸收高頻分量的特性，但并不被推薦用于電源電路。如果為了確認問(wèn)題，可對PCB進(jìn)行信號完整性分析，查找布局和走線(xiàn)的問(wèn)題，或者增加資源調整軟件減小負載的變化等等，這些都待后續進(jìn)行。
圖2.5 核心電壓1.5V部分的電路原理圖
2.3 LDO的負載瞬態(tài)響應
詳細文獻參看《Understanding the load-transient response of LDOs》。
3～5.等后續問(wèn)題解決后再補上。如有高手能夠給出經(jīng)驗之談可直接聯(lián)系我（見(jiàn)個(gè)人信息欄）.歡迎數字通信同步技術(shù)，抗干擾以及與信號處理和數模射電路設計領(lǐng)域相關(guān)的經(jīng)驗交流。
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