我們在濾除較為低頻的噪 聲的時(shí)候，就應當選擇電容值比較高的電容，想濾去頻率較高的噪聲，比如我們前面所說(shuō)的EMI，則應該選擇數值比較小的電容。所以，在實(shí)際中，我們通常放置 一個(gè)1uf到10uf左右的去耦電容在每個(gè)電源輸出管腳處，來(lái)抑制低頻成分，而選取0.01uf到0.1uf左右的去耦電容來(lái)濾除高頻部分。
何為高速電路
“高速電路”已經(jīng)成為當今電子工程師們經(jīng)常提及的一個(gè)名詞，但究竟什么是高速電路?這的確是一個(gè)“熟悉”而又“模糊”的概念。而事實(shí)上，業(yè)界對高速電路并沒(méi)有一個(gè)統一的定義，通常對高速電路的界定有以下多種看法：有人認為，如果數字邏輯電路的頻率達到或者超過(guò)45MHZ-50MHZ，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統一定的份量(比如說(shuō)1/3)，就稱(chēng)為高速電路；也有人認為高速電路和頻率并沒(méi)有什么大的聯(lián)系，是否高速電路只取決于它們的上升時(shí)間；還有人認為高速電路就是我們早些年沒(méi)有接觸過(guò)，或者說(shuō)能產(chǎn)生并且考慮到趨膚效應的電路；更多的人則對高速進(jìn)行了量化的定義，即當電路中的數字信號在傳輸線(xiàn)上的延遲大于1/2上升時(shí)間時(shí)，就叫做高速電路，本文也沿用這個(gè)定義作為考慮高速問(wèn)題的標準。
此外，還有一個(gè)容易產(chǎn)生混淆的是“高頻電路”的概念，“高頻”和“高速”有什么區別呢?對于高頻，很多人的理解就是較高的信號頻率，雖然不能說(shuō)這種看法有誤，但對于高速電子設計工程師來(lái)說(shuō)，理解應當更為深刻，我們除了關(guān)心信號的固有頻率，還應當考慮信號發(fā)射時(shí)同時(shí)伴隨產(chǎn)生的高階諧波的影響，一般我們使用下面這個(gè)公式來(lái)做定義信號的發(fā)射帶寬，有時(shí)也稱(chēng)為EMI發(fā)射帶寬：
F=1／(Tr*π)，F是頻率(GHz)；Tr(納秒)指信號的上升時(shí)間或下降時(shí)間。
通常當F>100MHz的時(shí)候，就可以稱(chēng)為高頻電路。所以，在數字電路中，是否是高頻電路，并不在于信號頻率的高低，而主要是取決于上升沿和下降沿。根據這個(gè)公式可以推算，當上升時(shí)間小于3.185ns左右的時(shí)候，我們認為是高頻電路。
對于大多數電子電路硬件設計工程師來(lái)說(shuō)，完全沒(méi)有必要拘泥于概念的差異，心中應該有個(gè)廣義的“高速”定義，那就是：如果在確保正確的電氣連接的前提下，電路仍不能穩定的高性能工作，而需要進(jìn)行特殊的布局，布線(xiàn)，匹配，屏蔽等處理，那么，這就是“高速”設計。
第一章 信號完整性分析
信號完整性SI概述
信號完整性主要是指信號在信號線(xiàn)上傳輸的質(zhì)量，當電路中信號能以要求的時(shí)序、持續時(shí)間和電壓幅度到達接收芯片管腳時(shí)，該電路就有很好的信號完整性。當信號不能正常響應或者信號質(zhì)量不能使系統長(cháng)期穩定工作時(shí)，就出現了信號完整性問(wèn)題。
我們聽(tīng)說(shuō)過(guò)很多信號完整性的問(wèn)題，譬如：振鈴、反射、近端串擾、開(kāi)關(guān)噪聲、非單調性、地彈、電源反彈、衰減、容性負載等。而所有這些都與下面四類(lèi)特定噪聲源中的一個(gè)有關(guān)[5]：
1. 單一網(wǎng)絡(luò )的信號完整性
單一網(wǎng)絡(luò )的信號完整性與信號路徑和返回路徑的物理特性有很大關(guān)系。當信號從驅動(dòng)源輸出時(shí)，構成信號的電流和電壓將互連線(xiàn)看做一個(gè)阻抗網(wǎng)絡(luò )。當信號沿網(wǎng)絡(luò )傳播時(shí)，它不斷感受到互連線(xiàn)引起的瞬態(tài)阻抗變化。如果信號感受到的阻抗保持不變，則信號就保持不失真。然而一旦阻抗發(fā)生變化，信號就在變化處產(chǎn)生反射，并在通過(guò)互連線(xiàn)的剩余部分時(shí)發(fā)生失真。
減小阻抗突變問(wèn)題的方法是讓整個(gè)網(wǎng)絡(luò )中的信號所感受到的阻抗保持不變。這個(gè)方法一般通過(guò)這樣三步實(shí)現：首先使用線(xiàn)路阻抗為常量或是受控的電路板，其次，提供使沿線(xiàn)阻抗保持不變的拓撲結構的布線(xiàn)規則，最后，在關(guān)鍵處放置電阻來(lái)控制反射并設法使接收到的信號更干凈。
2. 兩個(gè)或多個(gè)網(wǎng)絡(luò )間的串擾
網(wǎng)絡(luò )間的容性耦合和感性耦合，給有害噪聲從一個(gè)網(wǎng)絡(luò )到達另一網(wǎng)絡(luò )提供了路徑。串擾發(fā)生在兩種不同的情況中：互連線(xiàn)為均勻傳輸線(xiàn)時(shí)（例如電路板上大部分走線(xiàn)）和互連線(xiàn)為非均勻傳輸線(xiàn)時(shí)（例如接插件和封裝）。當感性耦合噪聲處于主導地位時(shí)，通常把這種串擾歸為開(kāi)關(guān)噪聲、ΔI噪聲、dI-dt噪聲、地彈、同時(shí)開(kāi)關(guān)噪聲或同時(shí)開(kāi)工輸出噪聲。這類(lèi)噪聲是由耦合電感，即所謂互感產(chǎn)生。
通過(guò)了解容性耦合和感性耦合的本質(zhì)，可以?xún)?yōu)化相鄰信號線(xiàn)的物理尺寸設計減小耦合。串擾的某些方面，特別是開(kāi)關(guān)噪聲，會(huì )隨著(zhù)互連線(xiàn)長(cháng)度的增加和上升沿的減少而增加。上升沿越短，產(chǎn)生串擾約嚴重。
3. 電源和地分配中的軌道塌陷
當通過(guò)電源和地路徑的電流發(fā)生變化時(shí)，在電源路徑和地路徑間的阻抗上將產(chǎn)生一個(gè)壓降，這意味著(zhù)供給芯片的電壓小了，可以看成是電源與地之間的電壓塌陷。在高性能處理器和一些專(zhuān)用集成電路中的趨勢是：低電壓供電，高功率消耗。這使得軌道塌陷越來(lái)越嚴重。
設計電源和地分配的目標是使電源分配系統（PDS）的阻抗最小。這樣即使PDS中存在電流的開(kāi)關(guān)和切換，較低阻抗上的壓降也能保持在可以容忍的水平上。例如：使相鄰的電源和地分配層平面盡可能靠近，采用低電感的耦合電容，芯片封裝采用多個(gè)很短的電源和地引腳等。
4. 來(lái)自整個(gè)系統的電磁干擾和輻射
在下一節詳細說(shuō)明。
電磁干擾/電磁兼容EMI/EMC概述
雖然作為高速設計一部分，我們習慣地將EMI問(wèn)題也列入信號完整性分析的一部分，但實(shí)際上人們對電磁兼容性的研究要遠遠早于信號完整性理論的提出，長(cháng)期以來(lái)形成了一系列不同的解決思路。本文中力求用信號完整性的新角度新眼光，重新審視EMI，得到一些深層次收獲和有用的對策思路。
電磁干擾即EMI(Electromagnetic Interference)，指系統通過(guò)傳導或者輻射，發(fā)射電磁波并影響其他系統或本系統內其他子系統的正常工作。因為所有的電子產(chǎn)品都會(huì )不可避免地產(chǎn)生一定的電磁干擾，為了量度設備系統在電磁環(huán)境中能正常工作且不對該環(huán)境中任何事物構成不能承受的電磁干擾的能力，人們提出了電磁兼容這個(gè)概念。美國聯(lián)邦通 訊委員會(huì )在1990年和歐盟在1992都提出了對商業(yè)數碼產(chǎn)品的有關(guān)規章，這些規章要求各個(gè)公司確保它們的產(chǎn)品符合嚴格的磁化系數和發(fā)射準則。符合這些規 章的產(chǎn)品稱(chēng)為具有電磁兼容性EMC(Electromagnetic Compatibility)。對于電磁兼容性，必須滿(mǎn)足一下三個(gè)要素：
1. 電磁兼容需要存在某一個(gè)特定的空間。比如，大的，一個(gè)房間甚至宇宙；小的，可以是一塊集成電路板。
2. 電磁兼容必須同時(shí)存在騷擾的發(fā)射體和感受體。
3. 必須存在一定的媒體(耦合途徑)將發(fā)射體與感受體結合到一起。這個(gè)媒體可以是空間，也可以是公共電網(wǎng)或者公共阻抗。
電磁兼容EMC分為電磁干擾EMI和電磁抗擾EMS。對于電磁干擾EMI，可以按照電磁干擾的途徑來(lái)分為輻射干擾、傳導干擾和感應耦合干擾三種形式。
輻射干擾就是指如果騷擾源不是處在一個(gè)全封閉的金屬外殼內，它就可以通過(guò)空間向外輻射電磁波，其輻射場(chǎng)強取決于裝置的騷擾電流強度、裝置的等效阻抗，以及騷擾源的發(fā)射頻率。如果騷擾源的金屬外殼帶有縫隙與孔洞，則輻射的強度與干擾信號的波長(cháng)有關(guān)。當如果孔洞的大小和波長(cháng)可以比擬時(shí)，則可形成干擾子輻射源向四周輻射，輻射場(chǎng)中金屬物還可以形成二次輻射。
傳導干擾，顧名思義，騷擾源主要是利用與其相連的導線(xiàn)向外部發(fā)射，也可以通過(guò)公共阻抗耦合，或接地回路耦合，將干擾帶入其他電路，傳導干擾是電磁干擾的一種重要形式。
感應耦合干擾的途徑是介于輻射途徑與傳導途徑之間的第三條途徑，當騷擾源的頻率較低時(shí)，騷擾電源的輻射能力有限。同時(shí)騷擾又不直接與其他導體連接，此時(shí)電磁騷擾能量則通過(guò)與其相鄰的導體產(chǎn)生感應耦合，將電磁能轉移到其他導體上去，在鄰近導體內感應出騷擾電流或者電壓。感應耦合可以通過(guò)導體間的電容耦合的形式出現，也可以由電感耦合的形式或電容、電感混合出現。
EMI按照電磁干擾的具體表現形式，可以分為共模干擾和差模干擾。
當兩條或者多條信號線(xiàn)以相同的相位和方向從驅動(dòng)端輸出到接收端的時(shí)候，就會(huì )產(chǎn)生共模干擾。共模特性表現為這些導線(xiàn)組中的感生電流方向全部相同，而產(chǎn)生的磁 場(chǎng)也是他們相同方向磁場(chǎng)的迭加，增大了磁場(chǎng)強度，向外輻射能量的大天線(xiàn)就是這樣形成的。在共模的情況下，會(huì )導致磁場(chǎng)強度的變大和電場(chǎng)強度減小， 這樣就相當于增加了傳輸線(xiàn)的電感和減小傳輸線(xiàn)的電容值。因此，如果傳輸線(xiàn)的阻抗變大，電磁場(chǎng)能量外泄增加，電磁干擾也變大。
電源線(xiàn)上電流從驅動(dòng)端流到接收端的時(shí)候和它回流之間耦合產(chǎn)生的干擾，就叫做差模干擾。電流流向負載時(shí)，會(huì )產(chǎn)生等值的回流，這兩個(gè)方向相反的電流，當回流電流完全居于傳輸電流下方的時(shí)候，就形成了標準的差模信號。由于它們相互之間產(chǎn)生的磁場(chǎng)方向相反，因而可以抵消大部分的磁場(chǎng)，抑制了磁場(chǎng)的外泄比率，而其中殘留的電磁場(chǎng)就形成了差模EMI。
一般情況下，對于EMI的控制，我們主要采用三種措施：屏蔽、濾波、接地。這三種方法雖然有著(zhù)獨立的作用，但是相互之間是有關(guān)聯(lián)的，良好的接地可以降低設備對屏蔽和濾波的要求，而良好的屏蔽也可以使濾波器的要求低一些。
靜電泄放ESD概述
嚴格來(lái)說(shuō)，對靜電泄放的防護屬于電磁兼容EMC中的電磁抗擾EMS部分，考慮的是系統或器件對靜電干擾脈沖的免疫程度。盡管仍在EMC甚至信號完整性的大范疇下，但是由于ESD分析和解決的一些特殊性，本文仍將ESD單列出來(lái)進(jìn)行分析闡述。
靜電（Electrostatic）就是物體表面過(guò)?；虿蛔愕撵o止電荷。靜電是一種電能，它留存于物體表面：靜電是正電荷和負電荷在局部范圍內失去平衡的結果：靜電是通過(guò)電子或離子的轉移而形成的。
靜電具有高電位、低電量、小電流和作用時(shí)間短的特點(diǎn)。設備或人體上的靜電位最高可達數萬(wàn)伏以至數十萬(wàn)伏；在正常操作條件下也常達數百伏至數千伏。如果一個(gè)元件的兩個(gè)針腳或更多針腳之間的靜電電壓超過(guò)元件介質(zhì)的擊穿強度，就會(huì )對元件造成損壞。器件受到靜電放電的影響后，也可能不立即出現功能性的損壞。這些受到潛在損壞的元件一旦加以使用，將會(huì )對以后發(fā)生的靜電放電或傳導性瞬態(tài)表現出更大的敏感性。
器件的ESD防護設計是在器件不能滿(mǎn)足ESD環(huán)境要求的情況下，通過(guò)衰減加到器件上的ESD能量達到保護器件的目的。根據靜電電壓高，持續時(shí)間短的特點(diǎn)，ESD能量衰減可通過(guò)電壓限制、電流限制、高通濾波、帶通濾波等方式實(shí)現。
本章小結
本章對信號完整性、電磁兼容/電磁干擾、靜電泄放進(jìn)行了介紹。提出概念，分析成因，給出解決方向。
在產(chǎn)品研究項目中，信號完整性設計工作主要是：對于輸入的需求，在系統可實(shí)現的情況下，進(jìn)行最初的估算和選型設計，先后對原理圖和印制板的信號完整性問(wèn)題項目進(jìn)行審查，產(chǎn)品整機調試中的測試改進(jìn)、和最后的驗證總結等工作。
根據之前的分析，我們需要針對不同的問(wèn)題項目，分別在特性阻抗設計、端接、EMI對策、ESD選型方面進(jìn)行逐項評估、修改、確認，最終完成設計。本章的重點(diǎn)將從工程的角度，將設計中的特性阻抗設計、端接、EMI對策、ESD選型等進(jìn)行詳細闡述，尋找一致性規律，探討優(yōu)化方案，從而給出實(shí)用的規則規范，指導研發(fā)工作更有效率地開(kāi)展。
信號完整性仿真是一項重要的工作，但是在器件庫缺乏的情況下難以開(kāi)展，且有效性和精確性也依賴(lài)于器件數據模型。從工程角度，定性的分析的有時(shí)要比定量的估算使用得更頻繁。仿真可以作為驗證手段出現在研發(fā)項目的各個(gè)階段。由于仿真技術(shù)已經(jīng)相對比較成熟，有現成的商業(yè)軟件可以使用，因此本文不對仿真進(jìn)行詳細闡述。
首先，將之前分析的解決方法一一重述如下：
表4.1 信號完整性問(wèn)題和解決方案
問(wèn)題
解決方案
解決單一網(wǎng)絡(luò )的信號完整性
首先使用線(xiàn)路阻抗為常量或是受控的電路板，其次，提供使沿線(xiàn)阻抗保持不變的拓撲結構的布線(xiàn)規則，最后，在關(guān)鍵處放置電阻來(lái)控制反射并設法使接收到的信號更干凈。
兩個(gè)或多個(gè)網(wǎng)絡(luò )間的串擾
優(yōu)化相鄰信號線(xiàn)的物理尺寸設計減小耦合。
電源和地分配中的軌道塌陷
使電源分配系統（PDS）的阻抗最小。
電磁干擾
屏蔽、濾波、接地。
靜電泄放
電壓限制、電流限制、高通濾波、帶通濾波等方式
下面就針對這其中各方面進(jìn)行詳細分析。第一節是特性阻抗設計，第二節是端接部分，第三、四、五節分別是屏蔽、濾波、接地，第六節是靜電對策。關(guān)于串擾問(wèn)題和軌道塌陷問(wèn)題，其解決方案相對清楚簡(jiǎn)單，可以通過(guò)布線(xiàn)規則的設定以及器件的選型等進(jìn)行預防和避免。
實(shí)際上，信號完整性是個(gè)綜合性問(wèn)題，比如為了降低串擾而增加走線(xiàn)間距和縮短走線(xiàn)長(cháng)度與實(shí)際中高密度布件的PCB互相矛盾，無(wú)法兼顧。我們常常需要權衡利弊，犧牲一方面的性能，提高另一方面的性能，從而提高整體性能。同時(shí)需要綜合考量成本和質(zhì)量關(guān)系，避免反復修改，延誤寶貴的產(chǎn)品開(kāi)發(fā)時(shí)間。
阻抗匹配
下面是幾種常用導線(xiàn)的特性阻抗。
微帶線(xiàn)（Microstrip）的阻抗
用介質(zhì)材料將地平面與傳輸線(xiàn)隔開(kāi)，這條傳輸線(xiàn)稱(chēng)為微帶線(xiàn)，如圖4.1。
H1
Er1
C1
CEr
W1
W2
T1
C2
圖4.1. 微帶線(xiàn)
微帶線(xiàn)的特性阻抗：
例如： ，加綠油后用Polar Si9000計算的結果為52.95Ω（C1=C2=0.4Mil，CEr=3.4）。該例可以用來(lái)控制50Ω的微帶線(xiàn)阻抗，DDR芯片的數據線(xiàn)、地址線(xiàn)、控制線(xiàn)?？刂瞥纱俗杩?。
H1
Er1
H2
W1
W2
T1
圖4.2 帶狀線(xiàn)
Er2
帶狀線(xiàn)（Stripline）的阻抗
位于兩層地平面之間介質(zhì)層內的傳輸線(xiàn)稱(chēng)為帶狀線(xiàn)，如圖4.2。
帶狀線(xiàn)的特性阻抗： ，取Er1=Er2=Er，H1=H2=H。
例如： ，用Polar Si9000計算的結果為32.27Ω。該例常用于6層或以上的PCB。
差分線(xiàn)的阻抗
H1
Er1
C1
CEr
W1
W2
T1
C2
圖4.3. 差分線(xiàn)
S1
C3
用介質(zhì)材料將地平面與一對傳輸線(xiàn)隔開(kāi)，這對傳輸線(xiàn)稱(chēng)為微帶差分線(xiàn)，如圖4.3。
微帶差分線(xiàn)的特性阻抗： ，其中Z0為單微帶線(xiàn)的特性阻抗，K為微帶差分線(xiàn)的耦合系數。
例： 。S1=7.5Mil時(shí)，加綠油后用Polar Si9000計算Zd的結果為100.79Ω，得出K≈0.0954。
該例可以用來(lái)控制100Ω的微帶差分線(xiàn)阻抗，LVDS、HDMI的信號線(xiàn)?？刂瞥纱俗杩?。
上面特性阻抗的計算公式是來(lái)自于矩形導線(xiàn)的理論模型，實(shí)際應用中以實(shí)測結果結果為準。
端接方案
傳輸線(xiàn)的端接通常采用兩種策略：
（1）使負載阻抗與傳輸線(xiàn)阻抗匹配，即并行端接
（2）使源阻抗與傳輸線(xiàn)阻抗匹配，即串行端接。
并行端接
并行端接主要是在盡量靠近負載端的位置加上拉和/或下拉阻抗以實(shí)現終端的阻抗匹配，根據不同的應用環(huán)境，并行端接又可分為以下幾種類(lèi)型：
a.簡(jiǎn)單的并行端接
圖4.4簡(jiǎn)單的并行端接
這種端接方式是簡(jiǎn)單地在負載端加入一下拉到GROUND 的電阻RT （RT＝Z0）來(lái)實(shí)現匹配，如圖4.4 所示。采用此端接的條件是驅動(dòng)端必須能夠提供輸出高電平時(shí)的驅動(dòng)電流以保證通過(guò)端接電阻的高電平電壓滿(mǎn)足門(mén)限電壓要求。在輸出為高電平狀態(tài)時(shí)，這種并行端接電路消耗的電流過(guò)大，對于50Ω的端接負載，維持TTL 高電平消耗電流高達48mA，因此一般器件很難可靠地支持這種端接電路。
b.戴維寧（Thevenin）并行端接
圖4.5戴維寧（Thevenin）并行端接
戴維寧（Thevenin）端接即分壓器型端接，如圖4.5 示。它采用上拉電阻R1 和下拉電阻R2 構成端接電阻，通過(guò)R1 和R2 吸收反射。R1 和R2 阻值的選取由下面的條件決定。R1 的最大值由可接受的信號的最大上升時(shí)間（是RC 充放電時(shí)間常數的函數）決定，R1 的最小值由驅動(dòng)源的吸電流數值決定。R2 的選擇應滿(mǎn)足當傳輸線(xiàn)斷開(kāi)時(shí)電路邏輯高電平的要求。戴維寧等效阻抗可表示為：
這里要求RT 等于傳輸線(xiàn)阻抗Z0 以達到最佳匹配。此端接方案雖然降低了對源端器件驅動(dòng)能力的要求，但卻由于在VCC 和GROUND 之間連接的電阻R1 和R2 從而一直在從系統電源吸收電流，因此直流功耗較大。
c.有源并行端接
圖4.6有源并行端接
在此端接策略中，端接電阻RT（RT＝Z0）將負載端信號拉至一偏移電壓VBIAS，如圖4.6 所示。VBIAS 的選擇依據是使輸出驅動(dòng)源能夠對高低電平信號有汲取電流能力。這種端接方式需要一個(gè)具有吸、灌電流能力的獨立的電壓源來(lái)滿(mǎn)足輸出電壓的跳變速度的要求。在此端接方案中，如偏移電壓VBIAS 為正電壓，輸入為邏輯低電平時(shí)有DC 直流功率損耗，如偏移電壓VBIAS 為副電壓，則輸入為邏輯高電平時(shí)有直流功率損耗。
d.并行AC 端接
圖4.7并行AC 端接
如圖4.7 所示，并行AC 端接使用電阻和電容網(wǎng)絡(luò )（串聯(lián)RC）作為端接阻抗。端接電阻R 要小于等于傳輸線(xiàn)阻抗Z0，電容C 必須大于100pF，推薦使用0.1uF 的多層陶瓷電容。電容有阻低頻通高頻的作用，因此電阻R 不是驅動(dòng)源的直流負載，故這種端接方式無(wú)任何直流功耗。
e.二極管并行端接
某些情況可以使用肖特基二極管或快速開(kāi)關(guān)硅管進(jìn)行傳輸線(xiàn)端接，條件是二極管的開(kāi)關(guān)速度必須至少比信號上升時(shí)間快4 倍以上。在面包板和底板等線(xiàn)阻抗不好確定的情況下，使用二極管端接即方便又省時(shí)。如果在系統調試時(shí)發(fā)現振鈴問(wèn)題，可以很容易地加入二極管來(lái)消除。
圖4.8肖特基二極管端接
典型的二極管端接如圖4.8 所示。肖特基二極管的低正向電壓降Vf（典型0.3 到0.45V）將輸入信號鉗位到GROUND－Vf 和VCC＋Vf 之間。這樣就顯著(zhù)減小了信號的過(guò)沖（正尖峰）和下沖（負尖峰）。
在某些應用中也可只用一個(gè)二極管。二極管端接的優(yōu)點(diǎn)在于：二極管替換了需要電阻和電容元件的戴維寧端接或RC 端接，通過(guò)二極管鉗位減小過(guò)沖與下沖，不需要進(jìn)行線(xiàn)的阻抗匹配。盡管二極管的價(jià)格要高于電阻，但系統整體的布局布線(xiàn)開(kāi)銷(xiāo)也許會(huì )減少，因為不再需要考慮精確控制傳輸線(xiàn)的阻抗匹配。二極管端接的缺點(diǎn)在于：二極管的開(kāi)關(guān)速度一般很難做到很快，因此對于較高速的系統不適用。
串行端接
串行端接是通過(guò)在盡量靠近源端的位置串行插入一個(gè)電阻RS（典型10Ω到75Ω）到傳輸線(xiàn)中來(lái)實(shí)現的，如圖4.9 所示。串行端接是匹配信號源的阻抗，所插入的串行電阻阻值加上驅動(dòng)源的輸出阻抗應大于等于傳輸線(xiàn)阻抗（輕微過(guò)阻尼）。即
圖4.9串行端接
這種策略通過(guò)使源端反射系數為零從而抑制從負載反射回來(lái)的信號（負載端輸入高阻，不吸收能量）再從源端反射回負載端。
串行端接的優(yōu)點(diǎn)在于：每條線(xiàn)只需要一個(gè)端接電阻，無(wú)需與電源相連接，消耗功率小。當驅動(dòng)高容性負載時(shí)可提供限流作用，這種限流作用可以幫助減小地彈噪聲。串行端接的缺點(diǎn)在于：當信號邏輯轉換時(shí)，由于RS 的分壓作用，在源端會(huì )出現半波幅度的信號，這種半波幅度的信號沿傳輸線(xiàn)傳播至負載端，又從負載端反射回源端，持續時(shí)間為2TD（TD 為信號源端到終端的傳輸延遲），這意味著(zhù)沿傳輸線(xiàn)不能加入其它的信號輸入端，因為在上述2TD 時(shí)間內會(huì )出現不正確的邏輯態(tài)。并且由于在信號通路上加接了元件，增加了RC 時(shí)間常數從而減緩了負載端信號的上升時(shí)間，因而不適合用于高頻信號通路（如高速時(shí)鐘等）。
多負載的端接
在實(shí)際電路中常常會(huì )遇到單一驅動(dòng)源驅動(dòng)多個(gè)負載的情況，這時(shí)需要根據負載情況及電路的布線(xiàn)拓撲結構來(lái)確定端接方式和使用端接的數量。一般情況下可以考慮以下兩種方案。
如果多個(gè)負載之間的距離較近，可通過(guò)一條傳輸線(xiàn)與驅動(dòng)端連接，負載都位于這條傳輸線(xiàn)的終端，這時(shí)只需要一個(gè)端接電路。如采用串行端接，則在傳輸線(xiàn)源端加入一串行電阻即可。如采用并行端接（以簡(jiǎn)單并行端接為例），則端接應置于離源端距離最遠的負載處，同時(shí)，線(xiàn)網(wǎng)的拓撲結構應優(yōu)先采用菊花鏈的連接方式。
圖4.9近負載的端接策略
如果多個(gè)負載之間的距離較遠，需要通過(guò)多條傳輸線(xiàn)與驅動(dòng)端連接，這時(shí)每個(gè)負載都需要一個(gè)端接電路。如采用串行端接，則在傳輸線(xiàn)源端每條傳輸線(xiàn)上均加入一串行電阻。如采用并行端接（以簡(jiǎn)單并行端接為例），則應在每一負載處都進(jìn)行端接。
圖4.10遠負載的端接策略
屏蔽
屏蔽能夠有效的抑制通過(guò)空間傳播的電磁干擾。采用屏蔽的目的有兩個(gè)，一個(gè)是限制內部的輻射電磁能量外泄出控制區域，另一個(gè)就是防止外來(lái)的輻射電磁能量入內部控制區。按照屏蔽的機理，我們可以將屏蔽分為電場(chǎng)屏蔽、磁場(chǎng)屏蔽、和電磁場(chǎng)屏蔽。
電場(chǎng)屏蔽
一般情況下，電場(chǎng)感應可以看成是分布電容間的耦合，下圖是一個(gè)電場(chǎng)感應的示意圖。
圖4.11 電場(chǎng)感應示意圖
其中A為干擾源，B為受感應設備，其中Ua和Ub之間的關(guān)系為
Ub=C1*Ua/(C1+C2)
C1為A、B之間的分布電容；C2為受感應設備的對地電容。
根據示意圖和等式，為了減弱B上面的地磁感應，使用的方法有
1. 增大A和B之間的距離，減小C1。
2. 減小B和地之間的距離，增大C2。
3. 在A(yíng)B之間放置一金屬薄板或將A使用金屬屏蔽罩罩住A，C1將趨向0數值。
相對來(lái)說(shuō)1和2比較容易理解，這里主要針對第3種方法進(jìn)行分析。由圖4.12可以看出，插入屏蔽板后(屏蔽板接地)。就造成兩個(gè)分布電容C3和C4，其 中C3被屏蔽板短路到地，它不會(huì )對B點(diǎn)的電場(chǎng)感應產(chǎn)生影響。而受感應物B的對地和對屏蔽板的分布電容，C3和C4，實(shí)際上是處在并聯(lián)的位置上。這樣，B設 備的感應電壓ub'應當是A點(diǎn)電壓被A、B之間的剩余電容C1'與并聯(lián)電容C2和C4的分壓，即
Ub=C1'*Ua/(C1'+C2+C4)
圖4.12 加入金屬板后的電場(chǎng)感應圖
由于C1'遠小于為屏蔽的C1，所以在B的感應電壓就會(huì )減小很多。因此，很多時(shí)候都采用這種接地的金屬罩作為屏蔽物。
以下是對電場(chǎng)屏蔽的幾點(diǎn)要點(diǎn)總結：
1. 屏蔽金屬板放置靠近受保護設備比較好，這樣將獲得更大的C4，減小電場(chǎng)感應電壓。
2. 屏蔽板的形狀對屏蔽效能的高低有明顯的影響，例如，全封裝的金屬盒可以有最好的電場(chǎng)屏蔽效果，而開(kāi)孔或帶縫隙的屏蔽罩可以有最好的電場(chǎng)屏蔽效果，而且開(kāi)孔或者帶縫隙的屏蔽罩，其屏蔽效能會(huì )受到不同程度的影響.
3. 屏蔽板的材料以良性導體為佳。對厚度并無(wú)特殊要求。
磁場(chǎng)屏蔽
由于磁場(chǎng)屏蔽通常是對直流或很低頻場(chǎng)的屏蔽，其效果和電場(chǎng)屏蔽和電磁場(chǎng)屏蔽相比要差很多，磁場(chǎng)屏蔽的主要手段就是依賴(lài)高導磁材料具有的低磁阻，對磁通起分路的作用，使得屏蔽體內部的磁場(chǎng)大大減弱。
對于磁場(chǎng)屏蔽需要注意的幾點(diǎn)：
1. 減小屏蔽體的磁阻(通過(guò)選用高導磁率材料和增加屏蔽體的厚度)
2. 被屏蔽設備和屏蔽體間保持一定距離，減少通過(guò)屏蔽設備的磁通。
3. 對于不可避免使用縫隙或者接風(fēng)口的，盡量使縫隙或者接風(fēng)口呈條形，并且順沿著(zhù)電磁線(xiàn)的方向，減少磁通。
4. 對于強電場(chǎng)的屏蔽，可采用雙層磁屏蔽體的結構。對要屏蔽外部強磁場(chǎng)的，則屏蔽體外層要選用不易磁飽和的材料，如硅鋼等；而內部可選用容易到達飽和的高導磁材料。因為第一次屏蔽削弱部分，第二次削弱大部分，如果都使用高導磁，會(huì )造成進(jìn)入一層屏蔽的在一層和二層間造成反射。如果要屏蔽內部的磁場(chǎng)，則相反。而屏蔽體一般通過(guò)非磁性材料接地。
電磁場(chǎng)屏蔽
電磁場(chǎng)屏蔽是利用屏蔽體阻隔電磁場(chǎng)在空間傳播的一種措施。和前面電場(chǎng)和磁場(chǎng)的屏蔽機理不同，電磁屏蔽對電磁波的衰減有三個(gè)過(guò)程：
1. 當電磁波在到達屏蔽體表面時(shí)，由于空氣與金屬的交界面上阻抗不連續，對入射波產(chǎn)生反射，這種反射不要求屏蔽材料必須有一定厚度，只需要交界面上的不連續。
2. 進(jìn)入屏蔽體的電磁波，在屏蔽體中被衰減。
3. 穿過(guò)屏蔽層后，到達屏蔽層另一個(gè)屏蔽體，由于阻抗不連續，產(chǎn)生反射，重新回到屏蔽體內。
從上面三個(gè)過(guò)程看來(lái)，電磁屏蔽體對電磁波的衰減主要是反射和吸收衰減。
濾波
濾波通常采用三種器件來(lái)實(shí)現：去耦電容、EMI濾波器和磁性元件。
去耦電容
當電路在很快的器件高低電平變換的時(shí)候，就會(huì )產(chǎn)生一系列的正弦諧波分量，這些正弦諧波分量就是我們所說(shuō)的EMI成分，這些高頻諧波會(huì )通過(guò)和其他設備之間的耦合通道對其他設備造成電磁干擾。合理使用去耦電容就能起到很好的抑制電磁干擾的效果，實(shí)際的電容是可以等效圖4.13所示的模型：
圖4.13電容的等效模型
其中等效串聯(lián)電阻我們稱(chēng)之為ESR，等效串聯(lián)電感我們稱(chēng)之為ESL，我們可以計算出這個(gè)等效電容的諧振頻率為：Fr=1/2π√LC電容的濾波原理就是通過(guò)這個(gè)頻率來(lái)確定。小于諧振頻率的時(shí)，電容體現為容性，而當頻率大于諧振頻率的時(shí)，電容就體現為感性。所以，我們在濾除較為低頻的噪 聲的時(shí)候，就應當選擇電容值比較高的電容，想濾去頻率較高的噪聲，比如我們前面所說(shuō)的EMI，則應該選擇數值比較小的電容。所以，在實(shí)際中，我們通常放置 一個(gè)1uf到10uf左右的去耦電容在每個(gè)電源輸出管腳處，來(lái)抑制低頻成分，而選取O.01uf到O.1uf左右的去耦電容來(lái)濾除高頻部分。為了獲得最佳的EMI抑制效果，我們最好能在每組電源和地的引腳都能安裝一個(gè)電容，但是如果電源在流出引腳前在Ic內部已經(jīng)放置去耦電容，那么在引腳處就不必在和每個(gè)地之間連接一個(gè)電容了．但是這樣對IC芯片的成本會(huì )相應提高。
EMI濾波器
EMI濾波一般是用在對電源線(xiàn)的濾波，它是用來(lái)隔離電路板或者系統內外的電源，它的作用是雙向的，即可以作為輸出濾波，也可以作為輸入濾波．EMI濾波器 是由電感和電容組成。比較常見(jiàn)的幾種EMI濾波器有：穿心電容，L型濾波器，Ⅱ型濾波器，T型濾波器等。對于不同濾波器的選擇，我們通常是通過(guò)濾波器接入 端的阻抗大小來(lái)決定。如果電源線(xiàn)兩端都為高阻，那么易選用穿心電容和Ⅱ型濾波器，但是Ⅱ型濾波器的衰減速度比穿心電容大；如果兩端阻抗相差比較大，適宜選擇L型濾波器，其中電感接入低阻如果兩端都為低阻抗，那么就選用T型濾波器。
EMI磁性元件
磁性元件是由鐵磁材料構成的，有來(lái)抑制EMI，最常見(jiàn)的磁性元件有磁珠，磁環(huán)，扁平磁夾子。磁環(huán)和磁夾子一般用在連接線(xiàn)上。
磁性元件的工作原理很簡(jiǎn)單，就是相當于在傳輸線(xiàn)上串入一電感，廠(chǎng)家一般會(huì )提供與下圖類(lèi)似的特性圖，設計者必須根據需求來(lái)選擇相應的磁性元件，在下圖中，線(xiàn)上串接一個(gè)磁性元件的插入損耗可由下面這個(gè)公式計算得出：
Loss(dB)=20log[(Zs+Zf+Z1)／(Zs+Z1)]
圖4.14 磁性元件的特性圖
由于磁性元件并不增加線(xiàn)路中的直流阻抗，這使得它非常適合用在電源線(xiàn)上做EMI抑制器件。由于磁珠很小也很容易處理，所以有時(shí)候也把它用在信號線(xiàn)上作為EMI抑制器件，但是它掩蓋了問(wèn)題的本質(zhì)，影響了信號的上升下降時(shí)間，除非萬(wàn)不得以或者在設計的最后調試階段，一般不推薦使用。
接地
實(shí)際中，信號的基本接地方式有三種，浮地、單點(diǎn)接地和多點(diǎn)接地。
浮地
浮地就是指和公共地分開(kāi)的接地。采用浮地的目的是為了將電路或者設備與公共地或可能引起環(huán)流的公共導線(xiàn)隔離開(kāi)來(lái)。浮地還可以使不同電位的電路之間的配合變得簡(jiǎn)單。由于浮地和其他公共地之間隔離開(kāi)，所以，一般不會(huì )受到其他地上噪聲的影響，但是，卻容易在浮地上面形成靜電的堆積，時(shí)間長(cháng)了就會(huì )形成靜電干擾。目前有種解決辦法是采用大電阻將接浮地設備和大地相連，能夠進(jìn)行靜電釋放。
單點(diǎn)接地
單點(diǎn)接地是指在一個(gè)電路或者設備中，只有一個(gè)物理點(diǎn)被定義接地參考點(diǎn)，電路或者設備中所以的接地信號都接到這個(gè)接地點(diǎn)，由于所有的接地信號都接到一起，由 于每個(gè)信號接地的距離不一樣，很容易使接地點(diǎn)的電平不穩定，而且，更為嚴重的一個(gè)問(wèn)題是單點(diǎn)接地不適合高頻電路或者設備。因為在高頻下，信號波長(cháng)很小，如 果接地線(xiàn)的長(cháng)度接近λ/4的時(shí)候，接地處會(huì )形成短路，反射系數為-1，信號會(huì )反射回來(lái)，達不到接地效果，所以，對于高頻電路，不提倡使用單點(diǎn)接地方式 而使用多點(diǎn)接地方式。
多點(diǎn)接地
多點(diǎn)接地是指設備或電路中的各個(gè)接地都直接接到離它最近的接地平面上，以使得各個(gè)接地線(xiàn)的長(cháng)度遠小于λ/4。多點(diǎn)接地的優(yōu)點(diǎn)是比較簡(jiǎn)單，而且接地線(xiàn)上出現 的高頻駐波現象明顯減少。但是多點(diǎn)接地系統中的地線(xiàn)回路對系統提出了跟高的要求，保證各個(gè)接地點(diǎn)之間的穩定電平和低阻抗是必須注意的一個(gè)問(wèn)題。
混合接地
由于單點(diǎn)接地和多點(diǎn)接地都存在各自的優(yōu)缺點(diǎn)，所以，有很多情況下，系統內部將單點(diǎn)接地和多點(diǎn)接地兩種混合使用，也就是我們說(shuō)的混合接地。先將電路中的所有 電路接地特性進(jìn)行分析、統計，將那些必須多點(diǎn)接地的使用多點(diǎn)接地，而其余的進(jìn)行單點(diǎn)接地。下圖是一種混合接地的方式，對于直流，電容是開(kāi)路 的，電路是單點(diǎn)接地，對于射頻，電容是導通的電路是多點(diǎn)接地。
圖4.15 混合接地示意圖
良好的接地能夠減緩電壓瞬變，保證良好的信號回流路徑，它是抑制EMI的一種重要手段。特別是將屏蔽和接地配合使用，這樣對于高頻下的電磁兼容性問(wèn)題，往往能取到事半功倍的效果。
靜電防護
表4.2 IEC 61000-4-2測試程度
接觸放電
空氣放電
等級
測試電壓（kV）
等級
測試電壓（kV）
1
2
1
2
2
4
2
4
3
6
3
8
4
8
4
15
IEC 61000-4-2標準參考人體模型(HBM)，效仿人體的各種ESD現象。這個(gè)完整的ESD標準為用戶(hù)提供了各種測試方法、環(huán)境和測試程度。表 1列舉了IEC 61000-4-2的四種測試程度。消費電子一般根據IEC 61000-4-2規范的四級測試：8 kV接觸和15 kV空氣ESD。該標準相關(guān)的波形在圖4.16中列出。它的上升時(shí)間小于1 ns，達到最大峰值電流50%的延時(shí)時(shí)間為60 ns。盡管ESD脈沖持續時(shí)間短，其電壓和電流幅度足以破壞敏感的IC。
圖4.16 IEC 61000-4-2的ESD波形
PCB布線(xiàn)是ESD防護的一個(gè)關(guān)鍵要素， 合理的PCB設計可以減少故障檢查及返工所帶來(lái)的不必要成本。
在可能的條件下，可以采用具有電源及接地層的多層PCB設計。多層電路板不僅將電源和接地間的回路面積減到最小，而且也減小了ESD脈沖產(chǎn)生的高頻EMI電磁場(chǎng)。
如果不能采用多層電路板，那么用于電源線(xiàn)和接地的線(xiàn)必須連接成網(wǎng)格狀。網(wǎng)格連接可以起到電源和接地層的作用，用過(guò)孔連接各層的印制線(xiàn)，在每個(gè)方向上過(guò)孔連接間隔應該在6厘米內。
長(cháng)的信號線(xiàn)也可成為接收ESD脈沖能量的天線(xiàn)，盡量使用較短信號線(xiàn)可以降低信號線(xiàn)作為接收ESD電磁場(chǎng)天線(xiàn)的效率。
盡量將互連的器件放在相鄰位置，以減少互連的印制線(xiàn)長(cháng)度。
PCB設計的其它準則：
避免在PCB邊緣安排重要的信號線(xiàn)，如時(shí)鐘和復位信號等； 將PCB上未使用的部分設置為接地面； 機殼地線(xiàn)與信號線(xiàn)間隔至少為4毫米； 用TVS二極管來(lái)保護所有的外部連接。
本章小結
本章從特性阻抗設計、端接、屏蔽、濾波、接地和靜電幾部分入手，探討了解決信號完整性問(wèn)題的方案。有理論分析，也有經(jīng)驗總結。有電路原理的設計，有PCB方面的對策，也有器件選型方面的建議。
其實(shí)具體解決對策不止于此，比如：通過(guò)軟件對復位程序及多次檢測機制的改進(jìn)可以在一定程度上改善靜電問(wèn)題；同樣通過(guò)軟件，進(jìn)行擴頻（Spectrum Spread）設置，可以把集中在時(shí)鐘頻率的能量打散平均到附近一個(gè)很小的帶寬區域內，在總能量不變的情況下可以將單位頻率范圍內的峰值大大降低，當然前提是保護頻率的波動(dòng)不影響系統同步穩定性。
實(shí)際設計工作過(guò)程中，很可能的一種情況是：“高速”電路和“高頻”電路同時(shí)存在、數字電路和模擬電路同時(shí)存在、電路設計問(wèn)題和軟件設計問(wèn)題同時(shí)存在，電路設計問(wèn)題/熱設計/可靠性設計/工藝設計/結構設計問(wèn)題同時(shí)存在。需要在有限的空間內，用有限的成本，完成高質(zhì)量的設計，時(shí)間當然更是有限?？瓷先?，這給設計提高了很多難度，似乎是“不可能完成的任務(wù)”。但這其實(shí)也并非是“不可能完成的任務(wù)”，系統的復雜度帶來(lái)了學(xué)科的交叉，要求我們現在的設計開(kāi)發(fā)人員具有更全面的知識架構，從整體的高度以矛盾統一的角度看待問(wèn)題。比如：上述通過(guò)軟件解決靜電或EMI問(wèn)題。比如：在等離子PDP電視中，由于屏幕前的EMI玻璃和屏幕后的金屬后殼組成了一個(gè)大屏蔽體，在大部分情況下，我們可以忽略板級的EMI輻射；而同樣是因為金屬大面積接地，等離子PDP電視的靜電性能也可以由結構設計來(lái)保證。當然也有比較極端的例子，比如：超高頻率的、高密度的、難以散熱的PCB上出現的串擾或反射問(wèn)題這類(lèi)同時(shí)解決多個(gè)問(wèn)題比較棘手的例子，但雖然問(wèn)題的復雜度增加了，問(wèn)題解決的手段途徑也增多了，協(xié)調各種資源，通過(guò)合理地選型、仿真、測試和修改，總能在各個(gè)參數的兼顧和優(yōu)化中找到一個(gè)比較可行的解決方案。
