(將兩路信號用與門(mén)和或門(mén)處理得輸出信號)
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我們已經(jīng)認識了非門(mén)，如下圖所示：
它的輸出是0101010101… ， 如果我們把圖畫(huà)出來(lái)，會(huì )呈現出這個(gè)樣子：
高低電平交互出現，周期和信號傳遞需要的時(shí)間相關(guān)，倘若我們增加信號傳輸電纜的長(cháng)度：
就可以得到不同頻率的波形：
可以將時(shí)鐘信號抽象成如下樣式：
假如我們將輸出的信號延長(cháng)，就可以得到一個(gè)相位之后的時(shí)鐘信號：
將兩路信號用與門(mén)和或門(mén)處理一下：
就可以得到如下波形：
其中clk e為“讀”使能信號，clk s為“寫(xiě)”使能信號。抽象模型如下：
由于CPU的任務(wù)眾多，我們需要用流水線(xiàn)的形式分成多步來(lái)實(shí)現，比如我們可以分成7步：
我們不妨稱(chēng)之為stepper，這個(gè)stepper是怎么實(shí)現的呢？ 一步一步來(lái)。首先是把步與步之間區分開(kāi)來(lái)：
輸入是一個(gè)時(shí)鐘信號，通過(guò)非門(mén)產(chǎn)生一個(gè)相差180°的時(shí)鐘信號，如下圖所示：
除兩個(gè)時(shí)鐘信號外，還有12個(gè)1位寄存器（只有“寫(xiě)”控制端），交替分成了2組，其中一組的“寫(xiě)”控制信號為clk，另一組為not clk。最左側第一個(gè)寄存器的輸入信號為高電平。不難分析，這個(gè)電路的功能就是逐漸的將高電平信號從最左側傳遞到最右側。
顯然，這不是我們想要的最終信號，我們想要只在當前step是高電平信號，其余為低電平。怎么辦呢？再加一點(diǎn)邏輯：
這樣我們就可以得到最終的stepper信號：
Stepper的抽象模型如下：
如果將step 7和reset連接起來(lái)：
就可以生成連續不斷的控制信號：
#總線(xiàn)# #硬件工程師# #操作系統#
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