1．2 數字下變頻
通過(guò)數字下變頻(Digital Down Conversion，DDC)，將采樣后的載頻信號變換成零中頻信號是數字中頻處理的最終目的。零中頻信號就是零載頻的信號，也稱(chēng)基帶信號。DDC由本地NCO、數字混頻器和低通FIR濾波器組成，圖2給出了其實(shí)現框圖。DDC工作時(shí)，每向DDC輸出一個(gè)信號的采樣樣本，NCO就增加一個(gè)2π·fLo/fs相位增量，然后，以Σ2π·fLo/fs相位累加角度作為地址，檢查地址上的數值并輸出到數字混頻器，與樣本相乘。乘積樣本再經(jīng)過(guò)低通濾波器輸出，即完成了數字下變頻。
數控本振由三部分組成：相位累加器、相位加法器及正弦表只讀存儲器。相位累加器的作用就是將數字本振頻率和本振偏移頻率之和轉換成相位，每來(lái)一個(gè)時(shí)鐘脈沖，相位在原來(lái)的基礎上增加一個(gè)相位增量，相位加法器的功能是設置一定的初始相位以滿(mǎn)足某些應用的需要。相位的正弦值用查正弦表(Look UpTable，LUT)的方法實(shí)現。過(guò)程如下：
其中：n是輸入的LUT的地址，N是LUT的采樣數，sin［n］是在點(diǎn)2πn/N處的正弦值，cos［n］是在點(diǎn)2πn/N處的余弦值。當n從0到N改變的時(shí)候，LUT會(huì )輸出一個(gè)完整的正余弦值?？紤]到正弦信號的對稱(chēng)性，只存放1/4的波形，其余3個(gè)象限的波形通過(guò)簡(jiǎn)單換算完成。如果采樣速率剛好是數字中頻的4倍，那么乘以正弦波就相當于乘以0，1，0和－1，乘以余弦波就相當于乘以1，0，－1和0。
Actel公司ProASICPlus系列FPGA產(chǎn)品中有豐富的IPCORE，正弦/余弦信號查找表、濾波器等都可以用IPCORE簡(jiǎn)單、方便地實(shí)現，性能也能滿(mǎn)足要求。在FPGA中實(shí)現并行乘法，占用內部資源較多，乘法器的速度成為系統的瓶頸?？紤]采用流水線(xiàn)結構設計，在各部分乘積的加法運算之間插入寄存器，將漫長(cháng)的進(jìn)位過(guò)程分攤到各級寄存器之間去執行并注意各級的時(shí)延均化。乘法器的速度由兩級寄存器間的延時(shí)決定，這樣做有利于提高系統時(shí)鐘。由于FPGA是寄存器增強型器件，這種方法所付出的面積代價(jià)并不大。
1．3 PN碼捕獲
PN碼的捕獲與跟蹤式直擴系統的關(guān)鍵處理過(guò)程直接影響系統的性能。PN碼的捕獲主要有以下幾種方法：?jiǎn)尾竭M(jìn)搜索法、滑動(dòng)相關(guān)法、序列估計法、多駐留式搜索、復碼法、雙門(mén)限法和匹配濾波器法等。上述幾種方法有的實(shí)現起來(lái)雖然簡(jiǎn)單但捕獲時(shí)間太長(cháng)(如單步進(jìn)和滑動(dòng)相關(guān)法)，有些對噪聲過(guò)于敏感不適用于擴頻通信系統(如序列估計法和復碼法)；有些雖然捕獲時(shí)間較單步進(jìn)有一定的縮短但電路也復雜了許多，付出的代價(jià)太大(如多駐留式搜索和雙門(mén)限判決法)；另一些則受限于實(shí)現所必須的元器件擴頻益做不高(如匹配濾波器法)。
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