1 系統硬件設計
1．1 數?；旌喜糠值脑O計
A／D是數字和模擬混合部分，是設計重點(diǎn)考慮的部分之一。數字部分的頻率高，模擬部分對于擾很敏感，處理不好，數字信號很容易干擾模擬信號，出現電磁干擾問(wèn)題。降低數字信號和模擬信號間的相互干擾，要掌握電磁兼容的兩個(gè)原則：盡可能減小電流環(huán)路的面積；系統只采用一個(gè)參考面。
系統僅有一個(gè)A／D轉換器，采用混合信號PCB的分區設計，即使用同一地，如圖1所示。將PCB分區為模擬部分和數字部分，在A(yíng)／D器件的下面把模擬地和數字地部分連接在一起。保證兩個(gè)地之間的連接橋寬度與IC等寬，所有信號線(xiàn)一般都不能跨越分割間隙，跨越分割間隙的信號線(xiàn)要位于緊鄰大面積地的布線(xiàn)層上。電路板的所有層中數字信號只能在電路板的數字部分布線(xiàn)，模擬信號只能在電路板的模擬部分布線(xiàn)，模擬和數字電源分開(kāi)。
1．2 高密度(HD)電路的設計
TS101硬件電路的設計屬于高密度電路，是整個(gè)印制板設計的難點(diǎn)之一。TS101采用BGA封裝，焊球25×25陣列，焊球之間間距為1 mm，沒(méi)有空白區。焊盤(pán)直徑的下限是O．45 mm(18 mil)，這里采用0．51 mm(20 mil)。1每個(gè)焊盤(pán)都是表貼(無(wú)通孔)無(wú)阻焊。對最外圈的兩排焊球，信號線(xiàn)直接從表面層直接引出，內圈焊球向外的引線(xiàn)采用打過(guò)孔的方式，從焊盤(pán)向對角引線(xiàn)，在4個(gè)相鄰焊盤(pán)的對角線(xiàn)中間打一個(gè)外徑O．5 mm(20 mil)，內孔徑O．25 mm(10 mil)的帶阻焊通孔，然后將信號線(xiàn)從電路板的其他層引出去。這些引線(xiàn)的線(xiàn)寬和線(xiàn)距的下限都是0．15 mm(6 mil)。
TS101一般工作在250 MHz或300 MHz，為保持電源和地層的連續性和較好的去耦效果，設計中采用AD公司推薦的連接方式，用6個(gè)0.1μF和2個(gè)0.01μF的貼片電容焊在與TS101芯片中央位置相對的電路板的另一面，其連接方法如圖2所示。圖中方塊部分為去耦電容。
1．3 系統時(shí)鐘設計
TS10l內核時(shí)鐘最高可以是輸入時(shí)鐘的6倍。內核時(shí)鐘最高只能工作在250／300 MHz，系統時(shí)鐘SCLK輸入范圍為40～100 MHz。為確保時(shí)鐘的穩定性，增加專(zhuān)門(mén)的濾波電路，如圖3所示。其中，R1△2 kΩ，R2△1．67 kΩ，C1△1μF(SMD)，C2△1 000 pF(HF SMD)，并應貼近DSP引腳放置。該電路同時(shí)為參考電壓輸出、系統時(shí)鐘和局部參考時(shí)鐘提供了參考電壓，電壓值為1.5 V±100 mV。
PCB設計時(shí)為保證時(shí)鐘的穩定性采取了以下措施：
(1)用一個(gè)晶振作為多處理器系統的同頻同相時(shí)鐘。
(2)同一電路板上各個(gè)DSP的時(shí)鐘用同一個(gè)驅動(dòng)器的各個(gè)門(mén)分別并行驅動(dòng)。
(3)在印制板布局時(shí)將時(shí)鐘部分放于印制板中央位置，使時(shí)鐘驅動(dòng)線(xiàn)到各DSP的距離大體相等。四是在印制板布線(xiàn)時(shí)，時(shí)鐘線(xiàn)盡可能地靠近地線(xiàn)層。
1．4 布局
PCB尺寸過(guò)大時(shí)，印制線(xiàn)條長(cháng)，阻抗增加，抗噪聲能力下降，成本也增加；過(guò)小，則散熱不好，且鄰近線(xiàn)條易受干擾。確定PCB尺寸后，再確定特殊元件的位置。最后，根據電路的功能單元，對電路的全部元器件進(jìn)行布局。結合EMC設計一般布局規則，最終布局效果如圖4所示。
1．5 布線(xiàn)
根據PCB布線(xiàn)的原則完成布線(xiàn)設計后，需認真檢查布線(xiàn)設計是否符合設計者所制定的規則(DRC檢查)，同時(shí)也需確認所制定的規則是否符合印制板生產(chǎn)工藝的需求：
(1)線(xiàn)與線(xiàn)，線(xiàn)與元件焊盤(pán)，線(xiàn)與貫通孔，元件焊盤(pán)與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿(mǎn)足生產(chǎn)要求。
(2)電源線(xiàn)和地線(xiàn)的寬度是否合適，電源與地線(xiàn)之間是否緊耦合，在PCB中是否還有能讓地線(xiàn)加寬的地方。
(3)對于關(guān)鍵的信號線(xiàn)是否采取了最佳措施，如長(cháng)度最短，加保護線(xiàn)，輸入線(xiàn)及輸出線(xiàn)被明顯地分開(kāi)。
(4)模擬電路和數字電路部分，是否有各自獨立的地線(xiàn)。
(5)后加在PCB中的圖形(如圖標、注標)是否會(huì )造成信號短路。
(6)對一些不理想的線(xiàn)形進(jìn)行修改。
(7)在PCB上是否加有工藝線(xiàn)，阻焊是否符合生產(chǎn)工藝的要求，阻焊尺寸是否合適，字符標志是否壓在器件焊盤(pán)上，以免影響電裝質(zhì)量。
(8)多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。
2 仿真結果
2．1 不同串行端接電阻的仿真
圖5為使用不同的端接方式后的信號源端與負載端的波形，圖5(a)為信號源端的波形，圖5(b)為信號負載端的波形。圖5中，1為未加端接前信號源端與負載端的波形；2為使用串行端接方式(端接電阻50 Ω)后的信號波形；3為使用戴維寧端接方式(上拉電阻100 Ω，下拉電阻100 Ω)后的信號波形；4為使用簡(jiǎn)單并行端接方式(下拉電阻50 Ω)后的信號波形；5為使用RC并行端接方式(下拉電阻50 Ω，電容0.1μF)后的信號波形。
由圖5可見(jiàn)，幾種阻抗匹配的端接方式都能不同程度地抑制了信號的反射，說(shuō)明在存在較大反射的電路中使用合適的端接方式能夠收到很好的效果。
2．2 鏈路口仿真
第一組：TS101 D1 Link0和TS101 D2 Link2連接LCLKIN信號，該信號印制線(xiàn)較長(cháng)且速度要求較高(LAY 7層)。
測試條件：輸入同步脈沖序列1010-1010-1010-1010，頻率125 MHz，抖動(dòng)10 ps，該序列為模仿CLKIN時(shí)鐘信號得到的信號波形，如圖6所示。
圖6中加粗部分為輸入，細線(xiàn)為輸出。由圖可知，信號基本保持了完整性，上升沿和下降沿的單調性未發(fā)生改變。雖然仿真頻率高達125 MHz，但是波形的完整性保持完好。
第二組抽取Lay 6層的Link走線(xiàn)最長(cháng)的一組進(jìn)行分析，以D4 Link3和D8 Link3的連接為例。思路同上，仿真波形如圖7所示。
情況比Lay 7層稍差，但過(guò)沖在420 mV左右，滿(mǎn)足條件。
3 結 語(yǔ)
隨著(zhù)高速數字電路的發(fā)展，PCB密度、速度的提高，以及工藝方面的限制，信號完整性及電磁兼容問(wèn)題會(huì )越來(lái)越突出，但只要依據一定的設計準則，通過(guò)仿真軟件，可以把高速設計中的問(wèn)題解決好。
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