摘要： 寬帶短波信道模擬器是一種運用仿真技術(shù)對真實(shí)的短波信道進(jìn)行模擬的儀器。首先指出數字下變頻在寬帶短波信道模擬器中的作用。然后，闡述了數字下變頻中的數控振蕩器、CIC 濾波器、半帶濾波器和低通濾波器的實(shí)現方法。最后，結合Matlab 算法仿真技術(shù)，不依賴(lài)FPGA 的IP 核，設計并實(shí)現了基于FPGA 的數字下變頻。功能與時(shí)序仿真結果表明: 基于FPGA 設計實(shí)現的數字下變頻能夠滿(mǎn)足寬帶短波信道模擬器性能指標要求，并且具有靈活性、通用性和修改參數方便等特點(diǎn)。
0 引言
短波通信信道具有時(shí)變和色散的特性，并且容易受到噪聲干擾，所以模擬其傳輸特性，具有很高的實(shí)用價(jià)值。短波信道模擬器借助先進(jìn)的仿真技術(shù)手段實(shí)現在實(shí)驗室環(huán)境下進(jìn)行通信試驗，因其具有有效性、經(jīng)濟性、安全性和直觀(guān)性等特點(diǎn)，在通信試驗中可廣泛使用。傳統的短波信道模擬器大部分停留在話(huà)音帶寬上，其主要不足是功耗過(guò)高、體積龐大、可控性不高及實(shí)時(shí)性不好。模數轉換器( A/ D)器件和數字信號處理理論的飛速發(fā)展，為研制寬帶短波信道模擬器奠定了堅實(shí)的基礎，但由于現有的數字信號處理器( DSP) 處理速度有限，往往難以對高速率A/ D 采樣得到的數字信號直接進(jìn)行實(shí)時(shí)處理，為了解決這一矛盾，需要采用數字下變頻( DDC) 技術(shù)。所以數字下變頻技術(shù)在寬帶短波信道模擬器的數字化和軟件化過(guò)程中起到了重要的作用。FPGA 具有較高的處理速度和很強的穩定性，而且設計靈活、易于修改和維護，同時(shí)可以根據不同的系統要求，采用不同的結構來(lái)完成相應的功能，大大提高系統的適用性及可擴展性。因此，FPGA 逐漸成為實(shí)現DDC 的首選。
1 寬帶短波信道模擬器設計
寬帶短波信道模擬器的輸入為短波調制信號( 3~ 30 MHz) ，首先經(jīng)過(guò)高速A/ D 直接進(jìn)行采樣，將模擬的調制信號轉換為數字信號，然后再通過(guò)數字下變頻技術(shù)分離出I、Q 兩路數字基帶信號，以便于后續的數字信號處理。信號處理中通過(guò)顯示控制設備對信道參數進(jìn)行設置和輸出。最后處理好的信號再經(jīng)過(guò)D/ A 轉換后，通過(guò)低通濾波器、放大器和程控衰減等設備輸出最終所需的模擬信號。這樣就大大降低了ADC 和DSP 器件性能的要求，減輕了數字信號處理的負擔，便于實(shí)現并有效降低成本。寬帶短波信道模擬器的體系結構如圖1 所示。
寬帶短波信道模擬器通過(guò)數字下變頻降低采樣數據率，減輕后續信號處理的壓力。數字下變頻在模擬器中起到前端ADC 和后端DSP 器件之間的橋梁作用。在數字下變頻部分中可以方便地對接收信號頻段和濾波器特性等進(jìn)行編程控制，極大地提高了寬帶短波信道模擬器的性能和靈活性，對于系統的升級或是兼容，都非常方便。
2 基于FPGA 的數字下變頻實(shí)現方案
寬帶短波調制信號的輸入頻率為3~ 30 MHz,根據帶通采樣理論，在工程實(shí)現上，信號采樣速率一般為模擬信號帶寬的2. 5 倍左右，考慮到在器件滿(mǎn)足要求的前提下可以盡量提高采樣頻率，選用了64 MHz 作為ADC 的采樣頻率。經(jīng)過(guò)數字下變頻的32 倍變頻，最終輸出到DSP 的信號帶寬為2 MHz。
該文中的DDC 實(shí)現不采用Altera 公司所提供的IP核，這樣可以降低成本，減少對國外技術(shù)依賴(lài)。
FPGA 器件采用cyclone III 器件，它是Altera 公司新一代采用SRAM 工藝低成本的FPGA，該系列器件的特點(diǎn)是低成本、低功耗和高性能。具有嵌入式乘法器，實(shí)現專(zhuān)門(mén)的乘法和乘加運算，還可實(shí)現有限脈沖響應( FIR) 濾波器; 最多有20 個(gè)全局時(shí)鐘，支持動(dòng)態(tài)時(shí)鐘管理以降低用戶(hù)模式時(shí)的功耗; 并且有4個(gè)鎖相環(huán)( PLL) 。根據該設計的數據處理要求，估算處理所需的資源，以及引腳封裝有利于制板的原則，選用EP3C40Q240C8N 型FPGA，并在開(kāi)發(fā)工具Quartus II 上對信號發(fā)生器的設計、綜合及仿真。
2. 1 數控振蕩器設計
NCO 是決定DDC 性能的主要因素之一。NCO的目標是產(chǎn)生頻率可變的正交正、余弦樣本信號。
NCO 采用直接數字合成( DDS) 的方法實(shí)現，目前常見(jiàn)的技術(shù)有查表法和CORDIC 計算法，在軟件無(wú)線(xiàn)電超高速的信號采樣頻率的情況下，NCO 實(shí)時(shí)的計算方法是很難實(shí)現的。此時(shí)，NCO 產(chǎn)生的正弦樣本最有效和最簡(jiǎn)單的方法就是查表法，即事先根據各個(gè)NCO 正弦波相位計算好相位的正弦值，并按相位角度作為地址存儲該相位的正弦值數據，其原理圖如圖2 所示。
圖2 中，32 位累加器由一個(gè)32 位的加法器和一個(gè)32 位寄存器組成，在時(shí)鐘的作用下，加法器通過(guò)寄存器將輸出數據送入到加法器的一個(gè)輸入端,與32 位的頻率控制字進(jìn)行相加運算，得到一個(gè)有規律的相位累加結果。查找表實(shí)際上是一個(gè)存儲了正弦信號抽樣點(diǎn)幅度編碼的只讀存儲器ROM，但ROM表的大小會(huì )隨地址位數的增加成指數遞增關(guān)系，因此，為了不減少查找表的地址位數而滿(mǎn)足信號性能,必須采用優(yōu)化方法來(lái)減小ROM 表的大小。根據正弦波的對稱(chēng)特性，只需存儲四分之一周期的幅值，再通過(guò)相應的轉換即可恢復出整個(gè)周期的幅值。同時(shí)，由于余弦波和正弦波相位差為??/ 2，可以很容易地實(shí)現余弦信號。
完成DDC 的NCO 模塊設計后，將需要下變頻的輸入信號與NCO 產(chǎn)生的2 路正交本振信號進(jìn)行相乘，完成數字混頻正交變換，即完成頻譜搬移。
2. 2 CIC 濾波器設計
CIC 積分梳狀濾波器是實(shí)現高速抽取非常有效的單元。CIC 濾波器的單位沖激響應為：
根據Z 變換的定義，CIC 濾波器的Z 變換為:
從式( 2) 可以看出CIC 濾波器由2 部分組成，即積分器和梳狀器級聯(lián)組成，其實(shí)現非常簡(jiǎn)單，只有加減運算，沒(méi)有乘法運算，FPGA 實(shí)現時(shí)可達到很高的處理速率。但是，單級CIC 濾波器的旁瓣電平只比主瓣低13. 46 dB，這就意味著(zhù)阻帶衰減很差，一般是難以滿(mǎn)足實(shí)用要求的。為了降低旁瓣電平，可以采取多級CIC 濾波器級聯(lián)的辦法解決。
N 級CIC 濾波器級聯(lián)的帶內容差是單級CIC 濾波器帶內容差的N 倍，這意味著(zhù)多級CIC 濾波器級聯(lián)增大阻帶衰減的同時(shí)也增大了帶內容差。所以,CIC 濾波器的級聯(lián)數是有限的不宜超過(guò)5 級。
該設計中，CIC 濾波器需要完成16 倍的抽取,采用5 級級聯(lián)來(lái)實(shí)現，輸入和輸出部分的位寬均為12 bit，在MATLAB 仿真的結果如圖3 所示。
經(jīng)過(guò)CIC 濾波器后，信號采樣速率經(jīng)過(guò)16 倍抽取后變?yōu)? MHz，從而實(shí)現了抽取功能，同時(shí)也降低了采樣速率。
2. 3 半帶濾波器
所謂半帶濾波器，就是其頻率響應滿(mǎn)足以下關(guān)系的FIR 濾波器:
HB 的抽取因子固定為2，特別適合采樣率降低一半的要求。通過(guò)CIC 和HB 濾波抽取后，基帶信號由最初的高數據率被降到較低的速率，適于后級FIR處理。
2. 4 FIR低通濾波器設計
數字下變頻器的最后一個(gè)模塊是低通FIR 濾波器，主要用來(lái)對信號進(jìn)行整形濾波不作抽取功能。
信號經(jīng)過(guò)CIC、HB 濾波器后，輸入到FIR 濾波器的采樣速率相對來(lái)說(shuō)已經(jīng)很低，因此在一定的處理時(shí)鐘速率下，能夠有較高階的FIR 濾波，使得濾波器的通帶波動(dòng)、過(guò)渡帶帶寬、阻帶最小衰減等指標能夠設計的很好。
調用MATLAB 的Filter design 獲得濾波器的系數。在MATLAB 中設計一個(gè)通帶截止頻率為2 MHz的FIR，并將濾波器系數導入到FPGA 的FIR 中; FIR的階數( 系數長(cháng)度) 越高，性能越好，但考慮資源占用情況，FIR 的階數不宜過(guò)高，該設計采用37 階FIR。
3 基于FPGA 的DDC 系統仿真結果
根據以上的設計分析結果，編寫(xiě)了FPGA 程序,在Quartus II 平臺上進(jìn)行了仿真測試。輸入采樣速率為64 MHz 的短波調制信號，針對Cyclone III 系列的EP3C40Q240C8 器件對其進(jìn)行綜合與時(shí)序仿真,如表1 所示。
表1 DDC 實(shí)現的時(shí)序仿真圖
仿真中還有一定量的毛刺，這是由于信號的延時(shí)控制不精準造成的。延時(shí)的大小不僅和連線(xiàn)的長(cháng)短和邏輯單元的數目有關(guān)，而且也和器件的制造工藝和工作環(huán)境等有關(guān)，毛刺的消除是有待解決的問(wèn)題。
4 結束語(yǔ)
在分析了寬帶短波信道模擬器工作機理和數字下變頻原理的基礎上，結合Matlab 算法仿真技術(shù)，設計基于FPGA 的數字下變頻。功能與時(shí)序仿真結果表明: 基于FPGA 設計實(shí)現的數字下變頻功能，其技術(shù)指標滿(mǎn)足寬帶短波信道模擬器的性能要求。該設計方法降低了對FPGA IP 核的依賴(lài)性，提高了DDC的處理速率，實(shí)現了數字載波控制和抽取濾波可編程，具有很大的靈活性和通用性，對于實(shí)現寬帶短波信道模擬器具有十分重要的意義，并且可以推廣用于其他需要進(jìn)行下變頻的場(chǎng)合。
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