摘要 采用改進(jìn)并行分布式算法設計了一種16抽頭FIR數字低通濾波器，首先用Matlab工具箱中的FDATool設計濾波器系數，然后使用硬件描述語(yǔ)言Verilog HDL和原理圖，實(shí)現了子模塊和系統模塊設計，在Matlab與QuartusII中對系統模塊進(jìn)行聯(lián)合仿真。仿真結果表明，設計系統性能穩定，濾波效果良好，且實(shí)用性較強。
數字濾波器分為有限沖激響應(FIR)和無(wú)限沖激響應(IIR)兩種。其中，FIR數字濾波器在實(shí)現任意幅頻特性的同時(shí)能夠保證嚴格的線(xiàn)性相位特性。由于其單位沖激響應是有限的，沒(méi)有輸出到輸入的反饋，因此系統是穩定系統。FIR數字濾波器在通信、圖像處理、模式識別等領(lǐng)域有著(zhù)廣泛應用。
在實(shí)時(shí)性要求較高的應用場(chǎng)合，相比于DSP芯片或專(zhuān)用芯片，采用可編程芯片FPGA實(shí)現FIR數字濾波器具有高速、高精度、高靈活性的優(yōu)點(diǎn)。數字濾波器的設計方法有多種，常用的有窗函數法、頻率抽樣法和最佳一致逼近法，但這些設計方法在設計濾波器尤其是高階濾波器時(shí)工作量較大。而利用Matlab信號處理工具箱進(jìn)行數字濾波器的設計，能夠減少工作量，提高設計效率。文中首先使用Matlab設計濾波器系數，然后利用FPGA實(shí)現系統。
在FPGA中，進(jìn)行傳統乘法運算占用大量的硬件資源，分布式算法利用ROM查找表將固定系數的乘累加運算轉換成查表操作，避免了乘法運算，查表后的數據執行的都是簡(jiǎn)單的加法運算，可以較大程度地提高運算速度。分布式算法分為全串行分布式算法和全并行分布式算法，全串行分布式算法資源消耗少但運算速度慢，全并行分布式算法資源消耗少但運算速度快。兼顧運算速度與資源消耗，本文采用改進(jìn)并行分布式算法進(jìn)行FIR數字濾波器設計。
1 FIR數字濾波器基本理論
對于FIR數字濾波器系統，其沖激響應是有限長(cháng)的，系統函數可記為
式中，x(n)是采樣輸入序列;h(i)是濾波器系數;N是濾波器抽頭數;y(n)是濾波器輸出序列。
2 分布式算法
分布式算法(Distributed Arithmetic，DA)是一項重要的FPGA技術(shù)，廣泛地應用在卷積、相關(guān)、DFF計算和RNS反演映射等乘積和中。有關(guān)DA算法的討論可以追溯到1973年Croisier發(fā)表的論文，而DA算法的推廣工作則由Peled和Liu完成。雖然DA算法較早被提出，但是一直到可編程門(mén)陣列的查找表結構出現，這種算法才重新受到重視，成為一種重要的FIR數字濾波器設計方法。
DA算法是一種以實(shí)現乘加運算為目的的運算方法，其與傳統實(shí)現乘加運算算法的不同之處在于執行部分積運算的先后順序不同。DA算法在完成乘加功能時(shí)是通過(guò)將各輸入數據每一位產(chǎn)生的部分積預先進(jìn)行相加形成相應部分積，然后再對相應部分積進(jìn)行加權累加形成最終結果;而傳統算法是等到所有乘積產(chǎn)生之后再進(jìn)行相加來(lái)完成乘加運算。與傳統算法相比，DA算法可以大幅減少硬件電路規模，易實(shí)現流水線(xiàn)處理，提高了電路的執行速度。DA算法原理如下。
對于有符號系統，采用補碼實(shí)現，輸入序列x(n)表示為
式中，y(n)是輸出序列;x(n)是輸入序列;h(i)是濾波器系數;B是x(n)二進(jìn)制補碼的位數;xb(n)是x(n)的第6位，N是濾波器抽頭數。
本文采用改進(jìn)并行DA算法進(jìn)行FIR數字濾波器設計，通過(guò)引入倍頻模塊減少LUT的個(gè)數來(lái)節省資源消耗，同時(shí)保證運算速度。該算法僅使用一個(gè)LUT并結合流水線(xiàn)寄存器的使用來(lái)提高系統運算速度。算法原理是讓輸入數據每一個(gè)相同位同時(shí)尋址，將尋址內容進(jìn)行相應的移位累加操作得到最終輸出，算法如圖1所示。
3 濾波器系數設計與量化
文中濾波器系數通過(guò)Matlab工具箱中的FDATool進(jìn)行設計，濾波器設計指標如下。濾波器類(lèi)型：低通;設計方法：FIR Kaiser窗，Beta= 0.5;階數：15階;采樣頻率：10 MHz;截止頻率：1.5 MHz;輸入數據寬度：12位;濾波器系數寬度：12位。
由于FPGA只能進(jìn)行定點(diǎn)數運算，需要將浮點(diǎn)濾波器系數量化為定點(diǎn)數。將h(n)擴大210倍，然后表示為12位二進(jìn)制補碼。濾波器系數與量化補碼如表1所示。
4 FPGA實(shí)現
用FPGA設計FIR數字濾波器時(shí)，利用濾波器系數的對稱(chēng)性，將16抽頭設計轉化為8抽頭設計。首先將輸入數據存入移位寄存器中，通過(guò)延時(shí)進(jìn)行預相加，然后以預相加結果數據的相同位的值為地址進(jìn)行查表操作。根據分布式算法公式，依次進(jìn)行移位累加操作，但對數據最高位進(jìn)行移位相減操作才能得到正確的濾波輸出。整個(gè)系統由時(shí)鐘控制模塊，數據輸入模塊，查找表模塊，移位累加模塊以及截位模塊組成。
4.1 時(shí)鐘控制模塊
采用的FPGA芯片是Altera公司的CycloneII系列EP2C5T144C6，其時(shí)鐘晶振是50 MHz。為提高系統運算速度，由于輸入數據是12位，數據輸入模塊一次輸出8位地址，因此需要設計一個(gè)采樣信號12倍頻模塊，即得到120 MHz信號。時(shí)鐘控制模塊主要包括采樣信號12倍頻模塊和采樣信號模塊。其中，采樣信號倍頻模塊利用QuartusII中PLL實(shí)現，采樣信號模塊利用倍頻模塊通過(guò)硬件描述語(yǔ)言Verilog HDL編程分頻實(shí)現。
4.2 數據輸入模塊
該模塊的功能是將輸入數據轉化為8位查找表的地址，包括移位寄存、預相加和并串轉換。首先將數據存入移位寄存器中，通過(guò)延時(shí)進(jìn)行預相加，最后對預相加結果進(jìn)行并串轉換。
4.3 查找表模塊
查找表模塊可以利用QuartusII中的lpm_rom實(shí)現，但需要手工計算每個(gè)地址對應的數據輸出，由于輸入8位地址數據，使用lpm_rom實(shí)現查找表的計算量過(guò)大，所以該模塊通過(guò)硬件描述語(yǔ)言Verilog HDL編程實(shí)現。模塊還可繼續拆分為4輸入或2輸入查找表。
4.4 移位累加模塊
系統核心模塊，主要對查找表模塊輸出數據進(jìn)行移位累加操作，由于輸入12位數據，因此要進(jìn)行12次移位操作，前11次移位進(jìn)行加法操作，第12次移位進(jìn)行減法操作。為使累加結果不溢出，要進(jìn)行冗余設計。
若輸入數據與濾波器系數均為B位，對于有符號系統，移位累加器長(cháng)度M=2B+log2N-1，其中N為濾波器抽頭數。該移位累加模塊輸出數據寬度為27位。
4.5 截位模塊
移位累加模塊輸出27位數據，由于其對應的10進(jìn)制數值較大，不便于分析，因此對移位累加模塊的輸出數據進(jìn)行截位。截位模塊的功能是通過(guò)移位截取27位輸入數據的高15位。
5 Matlab與QuartusII聯(lián)合仿真
FIR數字濾波器輸入與輸出均是數字信號，通過(guò)Matlab編程模擬A/D轉換得到濾波器輸入數據，然后將輸入數據送到濾波器輸入端口并進(jìn)行仿真得到輸出波形，最后再通過(guò)Matlab編程模擬D/A轉換將輸出數字信號以模擬信號波形形式展現。具體步驟如下：首先利用Matlab編寫(xiě)得到*.mif文件的M程序，輸入0.5 MHz和2.5 MHz正弦相加信號，幅度均為15。然后用QuartusII中lpm_rom模塊得到濾波器輸入數據，再用QuartusII對系統模塊進(jìn)行仿真，將仿真波形*.vwf文件另存為*.tbl文件，系統模塊仿真波形如圖3所示，最后用Matlab讀取該文件中的數據，得到采樣信號時(shí)域波形與頻譜。
6 結束語(yǔ)
采用改進(jìn)并行DA算法設計了一個(gè)16抽頭FIR數字低通濾波器，與全并行DA算法相比，減少了LUT的個(gè)數，同時(shí)引入倍頻模塊兼顧了運算速度。仿真結果表明，設計系統性能穩定、濾波效果良好、實(shí)用性較強。同時(shí)，利用改進(jìn)并行DA算法設計的FIR數字低通濾波器，其系統速度得到大幅提高，由于省去乘法器的使用，減少了LUT的個(gè)數，邏輯單元的消耗量也大幅降低。該模塊可以作為其他設計的子模塊，也可用于設計更高階數的濾波器。
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