去耦電容的選擇舉例
在高速時(shí)鐘電路中，尤其要注意元件的RF去耦問(wèn)題。究其原因，主要是因為元件會(huì )把一部分能量耦合到電源/地系統之中。這些能量以共?；虿钅F的形式傳播到其他部件中。陶瓷片電容需要比時(shí)鐘電路要求的自激頻率更大的頻率，這樣可選擇一個(gè)自激頻率在10～30 MHz，邊沿速率是2 ns或者更小的電容。同理可知，由于許多PCB的自激范圍是200～400 MHz，當把PCB結構看做一個(gè)大電容時(shí)，可以選用適當的去耦電容，增強EMI的抑制。表5－1和表5－2所示給出了電容選擇方面有用的數據。從這兩個(gè)表中，可以知道由于引線(xiàn)中不可避免存在較小電感，表面安裝元件具有更高的（大約兩個(gè)數量級）自激頻率。
鋁電解電容不適用于高頻去耦，主要用于電源或電力系統的濾波。
由實(shí)際經(jīng)驗可知，選擇不同去耦電容的依據，通常是根據時(shí)鐘或處理器的第一諧波來(lái)選擇。但是，町電流是由3次或5次諧波產(chǎn)生的，此時(shí)就應該考慮這些諧波，采用較大的分立電容去耦。在達到200～300 MHz以上頻率的電流工作狀態(tài)后，0.1μF與0.01μF并聯(lián)的去耦電容由于感性太強，轉換速度緩慢，不能提供滿(mǎn)足需要的充電電流。
在PCB上放置元件時(shí)，必須提供對高頻RF的去耦。必須確保所選去耦電容能滿(mǎn)足可能的要求?？紤]自激頻率的時(shí)候需要考慮對重要諧波的抑制，一般考慮到時(shí)鐘的5次諧波。以上這些要點(diǎn)對高速時(shí)鐘電路尤為重要。
對去耦電容容抗的計算是選擇去耦電容的基礎，表示為
其中，Xc是容抗（Ω）；f是諧振頻率（Hz）；C為電容大小。
選擇去耦電容的關(guān)鍵是計算所用電容的容值大小，這里向大家介紹常在高速電路里使用的波形法。
如圖1所示，邏輯狀態(tài)由0轉換到1，實(shí)際的時(shí)鐘邊沿速率發(fā)生了變化。雖然切換位置仍然保持不變，但t1、t2，已改變，這是因為電容充、放電使信號邊沿變化變緩的原因。
利用表的公式可以計算圖1中的時(shí)鐘邊沿變化率。在設計時(shí)要注意的是，必須確保最慢的邊沿變化率不會(huì )影響其工作性能。
傅里葉分析可以從時(shí)域到頻域對信號進(jìn)行分析。在射頻（RF）頻譜分布中，射頻能量隨頻率下降而減少，從而改善了電磁干擾（EMI）的性能。
表 電容方程
在計算去耦電容之前，需要先畫(huà)出戴維寧等效電路?？偟淖杩怪档扔陔娐分袃蓚€(gè)電阻的并聯(lián)。假定圖2所示的戴維寧等效電路中，ZＳ＝150Ω，ZL＝1.0 kΩ，那么
圖2 戴維寧等效電路
方法一：在已知時(shí)鐘信號的邊沿速率時(shí)，用式（5－9）來(lái)計算。
其中，當信號的邊沿速率tr，單位為ns時(shí)，電容最大值Cmax，單位為nF；當tr，單位為ps時(shí)，Cmax，單位為pF；R1為網(wǎng)絡(luò )的總電阻，單位為Ω。
由式（5－9）可知，必須選擇適當的電容，使當tr＝3.3RC時(shí)滿(mǎn)足信號上升/下降沿的需要。選擇不當會(huì )引起基線(xiàn)漂移。這里的基線(xiàn)就是判斷邏輯1或0的穩態(tài)電平。3.3是時(shí)間常數，其3倍等于一個(gè)上升時(shí)間。
例：（1）如果設計信號的邊沿速率為10 ns，電路等效阻抗為130Ω，計算最大電容值為
（2）某信號上、下沿均為8.33ns：頻率為80MHZ；R為典型的TTL巴參數33Ω；則tr＝tf＝3.3 ns（為上、下沿的1/4）。計算最大電容值為
方法二：首先決定所要濾除的最高頻率，然后用式（5－10）獲得在最小信號畸變情況下的最大電容值。
例：在Rt＝130Ω的情況下，濾除一個(gè)50MHZ的信號，在忽略源內阻Zc時(shí)，求Cmin。
在使用去耦旁路電容時(shí)，需要考慮以下幾點(diǎn)：
· 使電容的引線(xiàn)最短，線(xiàn)路電感最小。
· 選擇適合的額定電壓和介電常數的電容。
· 如果邊沿速率的畸變容許3倍于C的大小，應使用大一級的電容標稱(chēng)值。
· 電容安裝好后，必須檢查是否工作正常。
· 太大的電容會(huì )導致信號的過(guò)大畸變。
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