作者：Rob Reeder，Wayne Green和Robert Shillito
系統時(shí)鐘優(yōu)化可以提升系統的性能，但也頗具挑戰性。為模數轉換器設計抖動(dòng)為350飛秒（fs）的編碼電路是相對容易的，但這是否能夠滿(mǎn)足當今的高速需求？例如，測試AD9446-1001（16 bit 100 MHz ADC）時(shí)，在Nyquist區使用100 MHz的采樣時(shí)鐘頻率，350fs的抖動(dòng)將使信噪比（SNR）下降約3 dB。如果在第三Nyquist域中使用105 MHz的模擬輸入信號測試相同的設備，SNR下降可達10dB。為了將時(shí)鐘抖動(dòng)減少到100fs或更少，設計者需要理解時(shí)鐘抖動(dòng)來(lái)自哪里，以及ADC能夠允許多大的抖動(dòng)。如果在電路設計完成后才發(fā)現時(shí)鐘電路性能受抖動(dòng)的限制，并且在設計階段中本可以很容易地避免該問(wèn)題發(fā)生，這時(shí)已經(jīng)太晚了。
在這里我們將討論相關(guān)的時(shí)鐘參數和方法以實(shí)現高速轉換器預期的性能，為此要用到一些技術(shù)訣竅和經(jīng)驗。首先從典型的ADC時(shí)鐘方案開(kāi)始，如圖1中所示，我們將焦點(diǎn)放在信號鏈路中每一級的可用于優(yōu)化時(shí)鐘的技術(shù)，并且指明一些應避免使用的常用技術(shù)。
圖1. 典型的時(shí)鐘信號鏈路
什么是抖動(dòng)？ 抖動(dòng)是系統時(shí)鐘電路設計中最重要的參數，因此了解某些基礎知識并且理解術(shù)語(yǔ)的含義是十分重要的。許多技術(shù)文獻描述了關(guān)于抖動(dòng)的十分精確的數學(xué)模型，但是設計性能優(yōu)良的轉換器并非全部取決于精確的抖動(dòng)描述。設計人員必須理解抖動(dòng)如何進(jìn)入系統以及如何使抖動(dòng)的影響最小。
抖動(dòng)是時(shí)鐘邊沿的位置變化，這將產(chǎn)生定時(shí)誤差，直接導致轉換幅度精度的誤差（圖2a）。模擬輸入頻率的增加導致輸入信號的斜率增加，這將使轉換誤差放大（圖2b）。應當注意，轉換誤差的度量是相對的，10 bit器件0.5 LSB（最低有效位）的轉換誤差等效于16 bit器件32LSB的誤差。這意味著(zhù)隨著(zhù)ADC分辨率和模擬輸入頻率的增加，抖動(dòng)變得更加引人注意。
圖2. 轉換誤差是時(shí)鐘抖動(dòng)和模擬輸入頻率的函數
直觀(guān)上看，它們之間的關(guān)系是非常明顯的，因此工程師可以通過(guò)分析ADC性能和編碼時(shí)鐘抖動(dòng)之間的關(guān)系，最終確定可接受的抖動(dòng)量。式1定義了理想ADC（具有無(wú)窮大分辨率）SNR（dB）與頻率的關(guān)系，而式2定義了N（10、12、14或16）bit理想ADC的SNR（dB）。
（1） 參看圖3的斜線(xiàn)
（2） 參看圖3的水平線(xiàn)
圖3是由這兩個(gè)公式畫(huà)出的曲線(xiàn)圖。用戶(hù)可以在曲線(xiàn)交點(diǎn)處確定給定模擬輸入信號頻率時(shí)可容忍的總時(shí)鐘抖動(dòng)量。在低頻下，精度受到轉換器分辨率的限制。然而，隨著(zhù)輸入信號頻率的增加，在大于某個(gè)頻點(diǎn)之后，ADC的性能將受控于系統的總時(shí)鐘抖動(dòng)。位于該頻點(diǎn)左側的輸入信號頻率，無(wú)須考慮小抖動(dòng)的問(wèn)題。
圖3. 理想ADC的SNR vs. 模擬輸入信號頻率和抖動(dòng)
然而，如果信號頻率在該頻點(diǎn)附近或者在其右側，則必須降低頻率或分辨率，或者必須提高抖動(dòng)指標。因此，抖動(dòng)越大，SNR性能受控于時(shí)鐘系統抖動(dòng)的頻點(diǎn)就越低。
例如，如果使用具有350 fs抖動(dòng)的時(shí)鐘測試14 bit ADC，為了避免性能下降，輸入信號頻率必須低于35 MHz（14 bit水平線(xiàn)與350fs斜線(xiàn)的交點(diǎn)）。如果抖動(dòng)為100 fs，則輸入信號頻率可以達到125 MHz。
實(shí)際上，當模擬測試頻率接近交點(diǎn)時(shí)，使用該一階近似的簡(jiǎn)化模型便喪失了有效性。為了全面地理解時(shí)鐘抖動(dòng)對ADC性能的影響，除了分辨率以外，還要考慮量化噪聲和模擬輸入幅度（式3，基于參考文獻9）。
（3）
其中
SNR=信噪比（dB）
fa=滿(mǎn)刻度正弦波的模擬輸入頻率
tj rms=內部ADC抖動(dòng)和外部時(shí)鐘抖動(dòng)的組合rms抖動(dòng)
ε=ADC的平均差分非線(xiàn)性（DNL）（LSB）
N=ADC的分辨率（bit）
VNOISE rms=ADC的有效輸入噪聲
如果tj rms=0，ε=0并且VNOISE rms=0，則上面的公式變?yōu)槲覀兯煜さ?
SNR=6.02N+1.76dB
例如，假設ADC具有0.5 LSB的量化噪聲，并且在測試時(shí)模擬輸入幅度比滿(mǎn)刻度低0.5dB。圖4結合了式2和式3，相比于簡(jiǎn)化模型，編碼時(shí)鐘抖動(dòng)將在更低的頻率處影響SNR性能。
圖4. SNR是模擬輸入頻率、時(shí)鐘抖動(dòng)和量化噪聲的函數
前面的示例中，模擬輸入信號頻率接近35 MHz時(shí)，具有350 fs抖動(dòng)的時(shí)鐘不會(huì )影響14 bitADC的SNR。但是在考慮量化噪聲、輸入信號頻率和輸入幅度的影響后，10 MHz的信號頻率就應被注意。同樣地，抖動(dòng)為100fs的時(shí)鐘會(huì )在低于100 MHz的頻率下引起SNR的下降。
消除抖動(dòng) 在回顧有關(guān)抖動(dòng)的基礎知識之后，我們將考慮抖動(dòng)的源。能夠使得ADC時(shí)鐘沿變換的任何因素都將引入或影響抖動(dòng)。這些因素包括串擾、EMI（電磁干擾）、地效應和電源噪聲。
串擾引起的抖動(dòng)可以出現在任意兩條相鄰的走線(xiàn)上。如果一條走線(xiàn)承載信號，而附近的平行走線(xiàn)承載變化的電流，則信號走線(xiàn)中會(huì )感生電壓。如果該信號是時(shí)鐘信號，則時(shí)鐘邊沿發(fā)生點(diǎn)的時(shí)刻將發(fā)生變化。
EMI輻射引發(fā)敏感信號走線(xiàn)上的抖動(dòng)。EMI由開(kāi)關(guān)電源、高壓輸電線(xiàn)、RF信號和其他類(lèi)似的源產(chǎn)生。與串擾類(lèi)似，EMI通過(guò)電磁耦合調整了信號或時(shí)鐘的時(shí)序。
圖5說(shuō)明了電磁干擾對SNR的影響。藍色曲線(xiàn)表示AD9446基線(xiàn)SNR vs.頻率的關(guān)系，其中AD9446使用外部時(shí)鐘和線(xiàn)性電源。時(shí)鐘未以任何方式連接到評估板。紅色曲線(xiàn)給出了將相同的時(shí)鐘電路固定或焊接到評估板后出現的性能下降，其中時(shí)鐘電路由開(kāi)關(guān)電源供電。綠色曲線(xiàn)給出了，如果對電源噪聲進(jìn)行濾波，則可以顯著(zhù)改善轉換器的性能。
圖5. 轉換器性能 vs. 振蕩器電源配置和頻率
由開(kāi)關(guān)電流或者不適當的接地引起的地彈也可能帶來(lái)抖動(dòng)。當許多門(mén)電路同時(shí)切換時(shí)，開(kāi)關(guān)電流會(huì )變大。這可能在電源平面和地平面上產(chǎn)生電流尖峰，使時(shí)鐘電路的閾值電壓或模擬輸入信號的電平移位。例如：
考慮PCB走線(xiàn)和接收門(mén)電路的輸入端，門(mén)電路輸出會(huì )具有10 pF的負載。當門(mén)電路切換時(shí)，10 mA的動(dòng)態(tài)電流流入或流出每個(gè)輸出端。[10mA得自10 pF×1 V/ns，即CMOS門(mén)電路的典型擺率（I=C dV/dt）。]因此，如果12個(gè)門(mén)電路同時(shí)切換，則動(dòng)態(tài)電流可能累積達到120mA。這將需要電源引腳提供很大的電流尖峰，而其中一個(gè)引腳是接地的。由引線(xiàn)電阻引起的瞬時(shí)壓降（跳動(dòng)）將影響所有以該引線(xiàn)作為參考地的電路。
為了減少這些源引起的抖動(dòng)，應使用良好的布線(xiàn)和適當的電路布局。重要的一點(diǎn)是將模擬電路和數字電路限制在其各自的區域中。為確保良好的隔離，每個(gè)電路層都應遵循該原則。理解回流如何相對于源來(lái)流動(dòng)以及如何避免模擬和數字電路之間的越界或交叉是十分重要的?？偠灾?，必須使敏感的模擬輸入和時(shí)鐘走線(xiàn)遠離其他電路和走線(xiàn)，以免受到這些電路和走線(xiàn)的影響。
改善抖動(dòng)意味著(zhù)改善擺率 前面已討論了抖動(dòng)的基礎知識及其可能帶來(lái)的影響，現在的問(wèn)題是：如何改進(jìn)系統時(shí)鐘或時(shí)鐘電路以減少抖動(dòng)？
回顧之前的討論，當抖動(dòng)出現在轉換過(guò)程或者時(shí)鐘的閾值周期中時(shí)，抖動(dòng)或噪聲僅能破壞ADC的時(shí)序，如圖6中所示。通過(guò)增加擺率使該邊沿（并且因此使閾值周期）更快，將會(huì )使閾值周期中可能出現噪聲的時(shí)間量變小，并使引入系統中的rms（均方根）抖動(dòng)量變小。
圖6. 差分時(shí)鐘的閾值/轉換區域的放大示圖
應當注意，擺率的增加不會(huì )影響原始信號質(zhì)量，僅會(huì )影響通過(guò)閾值區域的轉換時(shí)間。為了證實(shí)這一點(diǎn)，參考圖2b。應當注意，信號擺動(dòng)越快，在轉換區域中花費的時(shí)間就越少。圖7說(shuō)明了抖動(dòng)和擺率之間成反比。與前面的示例結合考慮，對于12 bit ADC，輸入信號為70 MHz時(shí)抖動(dòng)最少為100 fsrms，對應擺率為1V/ns。
圖7. RMS抖動(dòng) vs. 擺率
因此，使抖動(dòng)最小意味著(zhù)提高時(shí)鐘邊沿的擺率。一種實(shí)現方法是改進(jìn)時(shí)鐘源。圖8在模擬輸入頻率范圍上比較了用作ADI最高性能ADC（16 bit 80MSPS AD9446）時(shí)鐘源的多個(gè)不同的商用振蕩器。
圖8. 振蕩器的選擇影響AD9446-80的性能
典型地，通用高性能時(shí)鐘振蕩器用于評估Analog DevicesADC實(shí)現的基線(xiàn)性能（藍色線(xiàn)）。并非所有該高速轉換器的用戶(hù)均能夠承受高性能溫控低抖動(dòng)振蕩器所需的成本和空間，但是有些低成本振蕩器即使在較高的模擬輸入頻率下也能夠獲得可接受的性能。圖8示出了一些成本可接受的器件的性能。
重要的是，由于振蕩器的銷(xiāo)售商不會(huì )使用相同的方法描述或測量抖動(dòng)，因此在選擇商用振蕩器時(shí)應格外注意。確定哪種振蕩器最適用于具體應用的實(shí)用方法是，直接在系統中使用數種振蕩器并對其進(jìn)行測試。這可以對性能進(jìn)行預測（假設振蕩器銷(xiāo)售商保持合理的質(zhì)量控制標準）。更好的方法是聯(lián)系振蕩器的制造商以獲得抖動(dòng)或相位噪聲數據，并且獲得有關(guān)如何最佳地連接該器件的建議。不正確地連接振蕩器可能會(huì )使轉換器的無(wú)雜散動(dòng)態(tài)范圍（SFDR）惡化。
進(jìn)一步的改進(jìn) 如果價(jià)格和性能雙優(yōu)的振蕩器仍不足以滿(mǎn)足要求，可以考慮使用分頻和/或濾波。式4描述了正弦波振蕩器的輸出：
（4）
兩個(gè)參數將影響擺率，即信號頻率（f）和幅度（A）。任一參數的增加都將使擺率增加并且將系統時(shí)鐘抖動(dòng)減少到更加理想的數值。通常增加時(shí)鐘頻率更加容易，我們可以使用時(shí)鐘分配電路產(chǎn)生所需的轉換器時(shí)鐘速率，并且將其饋送到系統時(shí)鐘樹(shù)的其他部分。
分頻器在電路元件和電源需求方面將增加成本，并且還將增加抖動(dòng)。添加到時(shí)鐘信號鏈路的每個(gè)有源元件都將增加總抖動(dòng)。
（5）
在使用分頻器時(shí)，必須考慮所有相關(guān)的參數。ADI的典型分頻器產(chǎn)品是AD951x系列，僅使抖動(dòng)增加約250fs。除了內建的分頻功能以外，AD951x還擁有諸如時(shí)鐘分配和占空比控制的功能。
值得注意的是，盡管時(shí)鐘分頻器增加了總的抖動(dòng)，但是由于其使頻率降低，因此它們的輸出抖動(dòng)在輸出周期中僅占很少的部分，并且引入更小的誤差。例如，如果鏈路中100 MHz的時(shí)鐘源和其他部件貢獻了800 fs的抖動(dòng)（約為10 ns周期的12.5%），如果時(shí)鐘分頻器將頻率降低到10MHz，此時(shí)分頻器引入250 fs的抖動(dòng)，所得到的總抖動(dòng)為840 fs，小于100 ns輸出周期的1%。
由式5可看出，最大的抖動(dòng)貢獻者確定總抖動(dòng)，因此時(shí)鐘源的最大抖動(dòng)不應超過(guò)最大抖動(dòng)貢獻者的三分之一，但是沒(méi)有必要比其少很多。實(shí)際的選擇取決于應用的性能要求，諸如給定頻率范圍上的SNR、所使用的系統元件的特性以及尺寸和成本的限制。
減少相位噪聲 如式5指出的，總抖動(dòng)是來(lái)自時(shí)鐘電路的抖動(dòng)以及時(shí)鐘源和其他插入元件抖動(dòng)的平方和的平方根（RSS）。因此，如果分頻器電路由噪聲特別大的時(shí)鐘源驅動(dòng)，由于式5主要由最大的抖動(dòng)項確定，因此分頻器電路的作用不會(huì )體現出來(lái)。在該情況下，可以考慮在時(shí)鐘源和分頻電路之間使用無(wú)源窄帶濾波器。
為了說(shuō)明濾波的優(yōu)點(diǎn)，考慮具有800 fs抖動(dòng)的時(shí)鐘源。如果時(shí)鐘分頻電路放置在時(shí)鐘源和轉換器之間，即使分頻電路性能很好，抖動(dòng)也僅能減少到約500fs。但如果在時(shí)鐘源和分頻電路之間放置5% LC帶通濾波器，就可以將抖動(dòng)減少到250 fs（參看圖9）。
圖9. 利用時(shí)鐘分頻和濾波減少抖動(dòng)
為了理解濾波器如何改善正弦時(shí)鐘源的抖動(dòng)，可以在頻域中來(lái)探討抖動(dòng)并利用相位噪聲圖估計抖動(dòng)值。盡管計算過(guò)程是簡(jiǎn)單的，并且提供了很好的比較方法，但是其并未考慮諸如擺率的非線(xiàn)性因素。因此，該模型所預測的抖動(dòng)常常比實(shí)際抖動(dòng)大。
如圖10所示，將相位噪聲圖劃分為數個(gè)頻率區域，并且對每個(gè)區域的噪聲功率進(jìn)行積分。這可以確定每個(gè)區域貢獻的抖動(dòng)以及時(shí)鐘源的總抖動(dòng)（通過(guò)RSS求和）。這些公式中，f0是載波頻率。由于圖10中的相噪圖為兩個(gè)邊帶之一，因此總體相位噪聲應乘以。
圖10. 利用相位噪聲計算抖動(dòng)
考慮具有800 fs抖動(dòng)的時(shí)鐘源。繪制該時(shí)鐘源的相位噪聲圖（圖11），這樣可以容易地確定大的抖動(dòng)來(lái)自頻域中哪個(gè)位置。在800fs抖動(dòng)的時(shí)鐘源的情況中，可以看到頻譜中抖動(dòng)的主要部分位于寬帶。因此，采樣系統中減少寬帶噪聲是極為重要的。
圖11a. 800 fs時(shí)鐘源的相位噪聲圖線(xiàn)
圖11b. 使用具有5%通帶的帶通LC多極點(diǎn)濾波器的800 fs時(shí)鐘源的相位噪聲
在時(shí)鐘源的輸出端處使用簡(jiǎn)單的具有5%通帶（5%LCBP）的帶通LC多極點(diǎn)濾波器，可以極大地改善性能，如圖11b中所示。應當注意，抖動(dòng)性能從800 fs改善為小于300 fs。這對應于超過(guò)12dB SNR的改善。
5% LCBP濾波器是易于實(shí)現的，但是體積較大并且比較昂貴。替代方案是使用晶體型濾波器。圖12示出了相位噪聲從800 fs改善為小于100fs。與5% LCBP濾波器12dB SNR的改善相比，又增加了3dB，達到了15dB。
圖12. 使用晶體濾波器的800 fs時(shí)鐘源的相位噪聲
為了證實(shí)將晶體濾波器與噪聲源級聯(lián)的效果，進(jìn)行一個(gè)實(shí)驗，使用benchtop脈沖發(fā)生器為16 bit 100 MHz ADCAD9446-100提供時(shí)鐘。在未進(jìn)行濾波的情況下，發(fā)生器呈現出大于4 ps的抖動(dòng)，導致SNR下降超過(guò)30dB。在使用晶體濾波器的情況下，得到的抖動(dòng)接近50 fs，改善后的 SNR接近于技術(shù)資料中的SNR典型值。
圖13. 晶體濾波器是有幫助的-即使存在噪聲源
晶體濾波器利用其非常窄的通帶區域（通常小于1%）可以將來(lái)自許多源的抖動(dòng)減少到小于100fs，但是它們也增加了成本，而其體積也大于有源濾波器。還應當注意，晶體濾波器具有5dBm~10dBm的有限的輸入/輸出范圍。超過(guò)該范圍將導致失真，可能使ADC的SFDR下降。最后，某些晶體濾波器可能需要外部元件用于阻抗匹配。濾波器確實(shí)可以發(fā)揮作用，但是它們需要額外的元件、嚴格的匹配和額外的成本。
表1中概述了用于改善擺率的分頻器和濾波器解決方案。
表1. 分頻器和濾波器的trade-off概述
使用背對背Schottky二極管在信號進(jìn)入ADC時(shí)鐘輸入端時(shí)將信號箝位是明智的。這使得源幅度增加，因此增加了擺率，同時(shí)使得時(shí)鐘幅度與轉換器時(shí)鐘輸入電平兼容。
如果是小時(shí)鐘系統或者最后的電路級具有短的走線(xiàn)，可以結合箝位二極管使用變壓器。變壓器是無(wú)源的，不會(huì )將抖動(dòng)添加到整體時(shí)鐘信號中。變壓器還可以為振蕩器信號提供增益，增加式4中的A項（幅度）。最后，變壓器自身可提供通帶濾波。具有增益（阻抗比為1:2或1:4）的變壓器有較窄的帶寬，提供了更好的時(shí)鐘信號濾波。變壓器還可以將該單端信號轉換為差分信號，這在目前的ADC時(shí)鐘輸入接口中是常見(jiàn)的，也是強力推薦的。
應當注意，并非所有的二極管都能發(fā)揮良好的作用（圖14）。在相同的條件下進(jìn)行測量，其中基線(xiàn)是相對于所有其他二極管的性能最好的二極管的SNR曲線(xiàn)。應當仔細閱讀說(shuō)明書(shū)并且特別注意動(dòng)態(tài)電阻和電容的參數。具有低R和C值的二極管可以加快箝位速度。
圖14. 箝位Schottky二極管的選擇影響AD9446-80的性能
這里將16 bit 80 MSPS ADC AD9446用作測試平臺；其中增加了時(shí)鐘源中的背對背二極管。圖15中示出了用于進(jìn)行評估的電路。
圖15. 測量圖14中數據的AD9446時(shí)鐘電路
在時(shí)鐘硬件接口中減少抖動(dòng) 在與ADC的時(shí)鐘輸入引腳連接時(shí)，可以使用許多電路和解決方案。然而，式5提醒我們，信號鏈路中的每個(gè)有源元件（振蕩源、驅動(dòng)器或扇出門(mén)、分頻器等）將增加ADC的時(shí)鐘輸入引腳處的總抖動(dòng)量。圖16示出，增加兩個(gè)門(mén)（每個(gè)門(mén)貢獻700 fs的抖動(dòng)）到具有300 fs抖動(dòng)的時(shí)鐘源中，在140MHz頻率下會(huì )使分辨率從約12 bit下降到小于10 bit。 在時(shí)鐘硬件接口中減少抖動(dòng)
在與ADC的時(shí)鐘輸入引腳連接時(shí)，可以使用許多電路和解決方案。然而，式5提醒我們，信號鏈路中的每個(gè)有源元件（振蕩源、驅動(dòng)器或扇出門(mén)、分頻器等）將增加ADC的時(shí)鐘輸入引腳處的總抖動(dòng)量。圖16示出，增加兩個(gè)門(mén)（每個(gè)門(mén)貢獻700 fs的抖動(dòng)）到具有300 fs抖動(dòng)的時(shí)鐘源中，在140MHz頻率下會(huì )使分辨率從約12 bit下降到小于10 bit。
圖16. 多個(gè)驅動(dòng)器門(mén)增加抖動(dòng)并且減小SNR
因此，使時(shí)鐘信號鏈路中的元件數目最小有助于降低總的RSS抖動(dòng)。
還應當注意所選擇的時(shí)鐘門(mén)的類(lèi)型。如果希望在較高的模擬輸入頻率下獲得較好的性能，則簡(jiǎn)單的邏輯門(mén)可能不是最佳選擇。最好仔細閱讀候選器件的技術(shù)資料并理解相關(guān)的參數，如抖動(dòng)和偏移。當這些器件與抖動(dòng)特別低的時(shí)鐘源一起工作時(shí)，這是非常重要的。例如，在圖17中，時(shí)鐘源A具有800fs的抖動(dòng)，時(shí)鐘源B具有125 fs的抖動(dòng)。使用晶體濾波器可以將其抖動(dòng)分別減少到175 fs和60fs。然而，分頻器（或者具有類(lèi)似抖動(dòng)參數的門(mén)電路）可能使抖動(dòng)均增加到200fs以上。這再次說(shuō)明了在時(shí)鐘信號鏈路中正確選擇和放置時(shí)鐘驅動(dòng)器的重要性。
圖17. 門(mén)電路將增加抖動(dòng)
另一種常見(jiàn)方法，即使用FPGA，并不能實(shí)現技術(shù)資料上的性能。FPGA（其常具有提供分頻的數字時(shí)鐘管理器（DCM））可以用作一個(gè)靈活的門(mén)驅動(dòng)器。然而，如圖18所示，使用AD9446-80（80 MSPS ADC）進(jìn)行測試，該方法導致SNR顯著(zhù)下降；例如，能夠實(shí)現13bit的ENOB。紅色曲線(xiàn)為使用高性能振蕩器時(shí)的基線(xiàn)SNR，綠色曲線(xiàn)示出了在相同的時(shí)鐘下，使用FPGA作為高性能振蕩器和轉換器之間的門(mén)驅動(dòng)器時(shí)獲得的性能與基線(xiàn)性能之間的差異。在40 MHz下，FPGA將SNR減少到52 dB（8.7 bit性能），而DCM貢獻了額外8 dB（1.3bit）的SNR下降。SNR下降29 dB的性能差異是非常令人擔憂(yōu)的，在使用式1計算時(shí)，意味著(zhù)FPGA驅動(dòng)器門(mén)自身即可帶來(lái)約10 ps的抖動(dòng)。
圖18. FPGA門(mén)驅動(dòng)電路影響AD9446-80的性能
選擇最佳的時(shí)鐘驅動(dòng)器是困難的。表2給出了市售的多個(gè)驅動(dòng)器門(mén)所增加抖動(dòng)的大致比較結果。表格下方給出的建議有助于獲得優(yōu)良的ADC性能。
表2. 時(shí)鐘驅動(dòng)器門(mén)及其增加的抖動(dòng) 邏輯系列 注釋
1 制造商的說(shuō)明書(shū)
2 基于A(yíng)DC SNR的下降換算的值
結論 為了實(shí)現轉換器的最佳性能，應當理解整個(gè)時(shí)鐘系統。對于具有非常高分辨率有抖動(dòng)限制的ADC或者“完美的”N bitADC而言，圖3以及式1和2是分析其時(shí)鐘要求時(shí)非常有用的工具。如果模擬輸入頻率比圖3中的交點(diǎn)高，則必須考慮使用具有更少抖動(dòng)的時(shí)鐘源和相關(guān)電路。
可以通過(guò)許多方式降低系統時(shí)鐘電路的抖動(dòng)，包括改進(jìn)時(shí)鐘源、濾波和/或分頻，以及適當地選擇時(shí)鐘電路硬件。應當注意時(shí)鐘的擺率。這將確定在轉換過(guò)程中可能惡化轉換器性能的噪聲量。使該轉換時(shí)間最小可以改善轉換器的性能。
由于信號鏈路中的每個(gè)元件將增加總體抖動(dòng)，因此應僅使用必要的電路驅動(dòng)和時(shí)鐘分配。最后，不要使用“廉價(jià)的”門(mén)，它們的性能可能是令人失望的。就象不可能指望價(jià)值$70000的汽車(chē)在使用$20的輪胎時(shí)獲得出眾的性能一樣。
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http://www.analog.com/zh/clock-a ...oducts/product.html 致謝 本文的寫(xiě)作得到了Yi Wang、Brad Brannon和WaltKester的幫助并且受益于他們在本領(lǐng)域中和相關(guān)研究領(lǐng)域中的經(jīng)驗，對此表示感謝，同時(shí)還感謝Ben Beasley的實(shí)驗室數據采集工作。
Rob Reeder[
rob.reeder@anglog.com]
是Greensboro的高速轉換器部門(mén)的資深轉換器應用工程師。他已發(fā)表了關(guān)于轉換器和轉換器測試的許多文章。在此之前，Rob是ADI的多芯片產(chǎn)品部門(mén)的設計師，設計用于航天應用和軍事應用的轉換器模塊。Rob在Northern Illinois University in DeKalb,IL分別在1998年和1996年獲得MSEE和BSEE。業(yè)余時(shí)間他喜歡合成音樂(lè )、藝術(shù)噴繪以及與他的兩個(gè)兒子建筑HotWheels®賽道。
Wayne Green [
wayne.green@analog.com]
是Greensboro的高速轉換器部門(mén)的測試開(kāi)發(fā)工程師。Wayne開(kāi)發(fā)了許多關(guān)于數模轉換器、高速比較器、引腳驅動(dòng)器和高速模數轉換器的測試方案。目前他的開(kāi)發(fā)工作包括ADI的多通道多分辨率超高速ADC系列產(chǎn)品的測試方案。
Robert Shillito [
robert.shillito@analog.com]
是Greensboro的高速轉換器部門(mén)的產(chǎn)品測試開(kāi)發(fā)工程師。他于2006年6月在North Carolina StateUniversity獲得BSEE，此后加入ADI。他的主要工作涉及12 bit和14 bit高性能ADC，速度范圍為50 MSPS~250MSPS。
原帖：
http://www.analog.com/zh/content/clock_optimization/fca.html
